Устройство для контроля оперативных накопителей

Устройство для контроля оперативных накопителей

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистическик

Республик

//

c.w . °

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву— (22) Заявлено 181280 (21) 3221327/18-24 {5$) М. Ктт з с присоединением заявки ¹

k (23) Приоритет

G 11 С 29/00

Госуларственный комитег

СССР но лелам изобретений и открытий (53)УДК 681.327.6 (088.8) Опубликовано 30.0782, Бюллетень Йо 28

Дата опубликования описания 30.0782

Ф и А. Н. Але ахин (72) Авторы изобретения

Г.X Новик, И.С. Колтыпин

Ф

Всесоюзный научно-исследовательский институ1 -злект| < механики (71) Заявитель (54 ) УСТРОИСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ

НАКОПИТЕЛЕИ

Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционального контроля как отдельных корпусов микросхем оперативных запоминающих устройств (ОЗУ) с мультиплек.сируемыми адресными входами, так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации.

Известно устройство для контроля микросхем ОЗУ, в состав которого входит источник стимулирующих входных воздействий, регистратор выходных реакций микросхем ОЗУ и ЭВМ с. относительно малым объемом собственного ОЗУ (1).

Работа этого устройства основана на том, что периодичность входных воздействий на тестируемую микросхему ОЗУ позволярт не хранить в оперативном запоминающем устройстве управляющей ЭВМ полную программу испытании, а формировать ее непосредственно в процессе контроля микросхемы.

Это приводит к определенному увеличению продолжительности контроля по сравнению с простой интерпретацией содержимого программы испытаний, вследствие затрат машинного времени на формирование кодовых последовательностей, и, соответственно, тре— бует использования ЭВМ с высоким бы5

-стродействием. При этом емкость контролируемых микросхем ОЗУ ограничена.

Недостатками известного устройства являются сложность и громоздкость аппаратуры ввиду необходимости использования ЭВМ и ее, хотя и ограни ченного, но программирования, ограничение емкости контролируемых ВИС

ОЗУ и недопустимо большое время контроля к орп уса .

Наиболее близким по технической сущности к изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовой последовательности, блок управления, блок формирования временной диаграммы, блок согласов а ни я уров ней, компаратор, адресный мультиплексор, преобразователь кодов и накопители.

Известное устройство позволяет прово25 дить тестовую расширенную программу испытаний микросхем памяти (2) .

Недостатком известного устройства является низкое быстродействие, в связи с чем контроль памяти зани30 мает значительное время, à также не947913 высокая достоверность контроля; поскольку регистрация результатон тестирования осуществляется только в режиме считывания выходного сигнала, минуя выходные реакции по всем состояниям таблицы истинности (запрет выборки при чтении, запрет выборки при записи, разрешение выборки при записи).

Цель изобретения — повышение достоверности контроля и быстродействия устройства.

Поставленная цель достигается тем, что устройство для контроля микросхем оперативных накопителей, содержащее коммутатор, входы первой группы которого подключены к выходам мультиплексора, управляющий вход мультиплексора подключен к ныходу триггера, один вход которого подключен к выходу элемента задержки, анализатор кодов, один управляющий вход которого подключен к выходу генератора, а информационные входы анализатора кодов являются входами устройства, выходы коммутатора являются выходами устройства, содержит счетчик, вход которого подключен к выходу генератора, дешифратор, входы которого подключены к соответствующим входам счетчика, и элемент И, входы которого подключены к выходам дешифратора, а выход — к перному входу коммутатора, второй вход коммутатора подключен к соответствующему выходу дешифратора, третий и четвертый входы коммутатора подключены к соответствующим выходам счетчика, второй вход триггера подключен к соотв ет ст вующему выходу дешифратора, другой управляющий вход анализатора кодов подключен к соответствующему выходу коммутатора, информационные входы второи группы коммутатора и информационные входы мультиплексора подключены к соответствующим выходам счетчика .

Зо

40

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг.2 — временная диаграмма работы устройства на примере динамического ОЗУ емкостью 16Кх1 (например типа К565 РУЗ).

Устроиство состоит из генератора

1, счетчика 2, с количеством разрядон И +К+2, где И- количество адресных, входов и емкость ОЗУ И=2, K кол честно разрядов (для ОЗУ 16Кх1 =14, К01 для ОЗУ 64К ) = 16), дешифратора 3, элемента И 4,мультиплексора 5, триггера б, элемента 7 задержки, тестируемой микросхемы ОЗУ 8, 60 анализатор 9 кодов, коммутатора 10.

Тестируемая микросхема 8 соединена с элементами устройств с помощью коммутатора 10,представляющего интерфейсную коммутационную матрицу, различную для различных цоколевых корпусов. пусов.

На временной диаграмме (фиг.2) обозначены синхроимпульсы 11; разряд 0 12 счетчика 2; разряз 1 13 счетчика 2; сигнал RAS 14; сигнал

CAS 15; сигнал чтение/запись 16 инверсия разряда 2 счетчика 2; статус 1 17 дешифратора 3; Х-вход

18 управления мультиплексором 5; раз— ряд 3 19 счетчика 2, младший разряд младшей половины адреса; разряд 16 20 счетчика 2, старший разряд старшей полонины адреса в первые

65536 тактов; разряд 16 21 — во вторые 65536 тактов, разряд 17

22 счетчика 2 вход данных корпуса

ОЗУ 8 первые 131072 тактов; разряд 17 23 счетчика 2,,вход данных корпуса ОЗУ 8 но вторые 131072 такта; выход 24 данных корпуса микросхемы в первые 131072 такта; выход 25 данных корпуса микросхемы но вторые 131072 такта; команда чтение 26; коман- . да запись 27; младшая половина адреса 28; старшая полонина адреса

29, временная задержка 30 элемента 4 (100 нс); 8 тактов 31 (текущий адрес);

Z-состояние 32; логическая 1 33; логический 0 34; две единицы (2 ) на

1 входе анализатора 35 кодов, один ноль (1о) на входе анализатора 36, .пять единиц (5 ) на входе анализатора 37 .

Устройство работает следующим образом.

Генератор 1, формируя синхросигналы, запускает двоичный счетчик 2, который, работая в режиме непрерывного пересчета, с помощью выходов разрядов 0 12 и 1 13 и дноичного дешифратора 3 вырабатывает следующие друг за другом сигналы дешифрируемых статусов 0, 1,, 2 и 3 длительностью каждый по такту (периоду) синхросигнала и имеющих активным нулевое значение.

Дна из этих сигналов — статус 1

17 и статус 2 15 (фиг.2) объединяются двухвходовым элементом И формируя сигнал двоичной ширины, имеющий также активным нулевое значение и используемый н качестве сигнала перного разрешения выборки RAS 14.

Такое формирование сигнала RAS 14 гарантирует его переключение ннутри сигналов "чтение/запись, входа данных и адресов. Выход статуса 2 дешифратора 3 используется в качестве сдвинутого на длительность, равную одному такту синхросигнала 11, сигнала второго разрешения выборки

CAS 15 тестируемой БИС ОЗУ. Посколь— ку для теста типа Марш сущестненно, чтобы первой подавалась команда чтение 26, а второй — команда запись 27, то выход разряда днов

947913.ичного счетчика 2 подается на вход чтение/запись 16 тестируемой

БИС ОЗУ 8 или через инвертор, если команда чтение требует активно высокого уровня, или напрямую, если команда чтение требует активной 5 низкого уроння °

Таким образом, согласно временной диаграммы (фиг.2), во время каждой команды чтение 26 и каждой команды запись 27 имеют место дна сдвинутых друг относительно друга сигнала разрешения выборки RAS 14, CAS 15, адресные сигналы подаются на корпус тестируемой БИС ОЗУ 8 от счет-15 чика 2 через мультиплексор 5, который мультиплексирует во времени последовательно две половины адресных сигналон 18; младшая половина адресных линий передается на выход мультиплек-2О сора 5 и, следовательно, на адресные входы (A ...A g() тестируемой БИС ОЗУ

4 8 при нулевом значении 28 управляющего входа мультиплексора 5, а старшая половина — при единичном значении 29. 5

Прйем адресных частей н корпус тестируемой БИС ОЗУ 8 осуществляется по фронту сигнала RAS 14 (младшая половина адреса 28) . Для реализации мультиплексирования половин адресных ли- 30 ний используется D-триггер 6, который по окончании сигнала CAS 15, т.е. после завершения определенной операции чтение или запись, фронтом сигнала CAS 15 устанавливается 35 всегда в нулевое состояние по синхровходу, так как Р-вход триггера 6 соединен с нулевым потенциалом. Поскольку прямой выход триггера 6 сое-. динен с управляющим входом мультиплексора 5, то сразу по завершении определенной операции на выходе муль— типлексора 5 устанавливается младшая половина адреса 28, которая и принимается фронтом сигнала RAS 14 следу- 45 ющей операции. Как известно, на прием младшей половины адреса фронтом сигнала RAS 14 требуется определенное время (не менее 50 нс), поэтому фронтом сигнала статус 1 дешифратора 3 (т.е. фронтом сигнала RAS 14) запускается элемент временной задержки 7 (около 100 нс), который устанавливает по установочному входу триггер

6 в елиничное состояние и соответст- . венно на управляющем нходе мультиплек 5 сора 5 устананливается единичное состояние, которое обеспечивает передачу на выход мультиплексора 5 старшей половины адресных линий до возникновения сигнала CAS 15. Как 50 только появляется фронт сигнала СА815 он осуществляет прием этой старшей половины адресных линий в тестируемый корпус EHC 03V 8. Сигналы адресных линий 19-21, 30 и 31 обеспе- 65 чиваются следующими после второго разряда 2 разрядами счетчика 2, т.е. разрядами 3, 4 ... (3+

+1/2-1) — младшая половина адреса и 3+ И/2, 3+ И/2+1, ... (и+2 ) разрядами - старшая половина адреса, которые в соответствии с изложенным выше мультиплексируются на адресные вхопы тестируемой БИС ОЗУ 8.Следующие К разрядов — И+3,:и+1+3...е+К+2стимулируют К-входов данных.

Последний используемый (n+K+2)-й разряд счетчика 2 стимулирует старший (К-1)-й нход данных (Da Р ...Р, .()

22 и 23 тестируемый БИС ОЗУ 8 так, что первую полонину 24 общего времени теста для одноразрядных БИС ОЗУ будут считываться единицы 33 и записываться нули 32, а вторую половину

25 общего времени наоборот, будут считываться нули 34 и записываться единицы 33, последовательно по всем адресам, реализуя таким образом концепцию теста Марш со всеми его особенностями и преимуществами.

Для !многоразрядных: БИС ОЭУ помимо режимов чтение единиц/запись нулей и чтение нулей/запись единиц будут иметь место избыточные режимы чтение нулей/запись нулей и чтение единиц/запись единиц, что только повышает сложность теста, а избыточность эта при использовании сигнатурного анализа не имеет значения.

Все описанные сигналы приходят на тестируемую БИС ОЗУ 8 через коммутатор 10.Выходы тестируемой ДИС ОЗУ

8 подаются на информационный вход используемого н качестве регистратора выходных реакций анализатора кодов 9, представляющего собой сигнатурный анализатор, вход старт/стоп которого управляется от .последнего используемого разряда счетчика 2, а синхровход получает сигналы синхронизаций от генератора 1. Использование сигнатурного анализатора обеспечивает не реализуемую при других средствах регистрации воэможность контроля выходных реакций тестируемой SHC ОЭУ 8 не только во время считывания, но что особенно существенно, контроль выходных реакций при всех возможных состояниях таблицы истинности тестируемой БИС ОЗУ 8, а именно при запрете чтения, при запрете записи, при разрешении записи . Зто обусловлено тем,что прием выходных реакций в сигнатурный анализатор производится по каждому беэ исключенйя синхросигналу генератора 1 ° Поэтому эа восемь тактон, характерных для каждого адреса теста, будет принята выходная реакция при запрете чтения (3 раза), выходная реакция при считывании (1 раз

94791 3 по конъюнкции сигналов RAS 14 и CAS

15), выходная реакция при запрете записи (3 раза), выходная реакция при разрешении записи (один

:раз по конъюнкции сигналов RAS 14 и

CAS 15). 5

Периоды 35-37 образуют 1 цикл обращения к 1-й ячейке памяти.

Время тестирования предлагаемым устройством исключительно мало. Для

ОЗУ .16К (и=14) со временем выборки 10

200 нс частота синхросигналов может составить 1 МГц и при количестве в+4 в тактов полного теста г =2 =262144

26214Ф такта составит всего ---;-- 0,26 с.

Для ОЗУ 65К (И =16) и тех же временных параметрах количество тактов 6М полного теста составит 2 =2

=1М и время Полного тестирования.

1М

1 с, что несоизмеримо меньше

10 времен тестирования известным уст— ройством, при этом реализуются все известные преимущества сигнатурного анализа в смысле простоты реализации, высокой достоверности и т.п. 25

Технико-экономические преимущест— ва предлагаемого устройства состоят в значительном уменьшении времени тестирования и повышении достоверности контроля БИС ОЗУ, так как предлагаемое устройство обеспечивает значительно более обширный контроль, нежели известные устроиства, за счет того, что данное устройство контролирует ВыхОД ВО Всех сОстоящих таблицы истинности HHC ОЗУ в то время как известные устройства обеспечивают контроль только в одном состоянии таблицы истинности — разрешение чтения .

Формула изобретения

Устройство для контроля оператив— ных накопителей, содержащее коммутатор, входы первои группы которого подключены к выходам мультиплексора, управляющий вход мультиплексора подключен к выходу триггера, один вход которого подключен к выходу элемента задержки, анализатор кодов, один управляющий вход которого подключен к выходу генератора, а информационные входы анализатора кодов являются входами устройства, выходы коммутатора являются выходами усгройства, о т л и ч а ю щ .е е с я тем, что, с целью повышения достоверности контроля и быстродействия устройства, оно содержит счетчик, вход которого подключен к выходу ге— нератора, дешифратор, входы которого подключены к соответствующим выходам счетчика, и элемент И, входы которого подключены к выходам дешифратора, а выход — к первому входу коммутатора, второи вход коммутатора подключен к соответствующему выходу дешифратора, третин и четвертый входы коммутатора подключены к соответст— вующим выходам счетчика, второй вход триггера подключен к соответствующему выходу дешифратора, .другой уп— равляющий вход анализатора кодов подключен к соответствующему выходу коммутатора, информационные входы второй группы коммутатора и информационные входы мультиплексора подключены к соответствующим выходам счетчика.

Источники информации, принятые во внимание при экспертизе

1. Электронная промышленность, 1975, 9 8, с.78-82.

2. Авторское свидетельство СССР

9 744877, кл. G 11 С 99/00, 1978 (прототип) .

947913

1g

21

22

Составитель С.Шустенко

Редактор E.Êèíèâ Техред A. Бабинец Корректор Г.Orap

Заказ 5659/75 Тираж б22 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4