Устройство для сравнения чисел

Устройство для сравнения чисел

Иллюстрации

Показать все

Реферат

 

Союз Советския

Социалистических

Республик ия951295

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (5I)M. Кл.

G 06 F 7/04 (22) Заявлено 29.10.80 (21) 2998914/18 24 с присоединением заявки Ле (23) П риоригет Ъвударетееняьй кемнтет

СССР пе делам изобретений н открытей

Опубликовано 150882 . Бюллетень № 30

Дата опубликования описания 15 08 82 (53) УДК 681.325. .5 (088.8) (72) Авторы изобретения

Г. И. Вапьдман и Н. Д. Шелковников =1

1 (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ

Изобретение относится к автоматике и вычислительной технике и может быть использовано также в областях техники средств связи .в радиолокации с цифровой обработкой сигналов.

Известно устройство для сравнения чисел, содержащее регистры элемента И, ИЛИ, НЕ (1).

Недостатком этого устройства является низкое быстродействие.

Наиболее близким к предложенному техническому решению является устройство, содержа1О щее элементы И, ИЛИ, регистрыИ3, Это устройство позволяет выделить максимальное или минимальное число, но не позволяет определять номера канала, по которому это число прошло. Кроме того, во многих случаях при наличии помех необходимо иметь повышенную достоверность определения каналов с максимальным числом. ю

Цель изобретения — повышение достоверности определения экстремального числа.

Пель постигается тем, что в устройстве для ° сравнения чисел, содержащем и узлов анализа, 2 коммутатор, элементы ИЛИ,.причем выход результата каждого i-ro узла анализа соединен с -ым входом первого элемента ИЛИ, где i=1, 2... n, выход которого подключен к входу и блокировки коммутатора, входная шина каждого, i-го числа соединена с информационным входом i-го узла анализа, вход начальной установки устройства соединен с первым управляющим входом коммутатора и с первым управляющим входом каждого узла анализа, выход предварительного разделения каждого i-го узла. анализа подключен к i-ому входу второго элемента

ИЛИ, выход которого соединен с вторым управляняцим входом коммутатора, вход задания режима устройства подключен к второму управляющему входу каждого узла анализа, первый, второй и третий выходы синхронизации коммутатора подключены к первому, второму и третьему входам синхронизации соответственно каждого узла анализа, выходы поразрядного анализа первого и второго уровней каждого i-го узла анализа соединены с i-ими информационными входами первой и второй групп соответственно коммутатора, выход переноса первого уровня

3 95129 каждого i го узла анализа подключен к i-ому входу переносов первой группы входов 1, 2..., i-1, i+1,... n-го узлов анализа, выход .переноса второго уровня каждого i-ro узла анализа соединен с i-ым входом переносов второй группы входов 1, 2 ..., i — t, i+1,... и-го узлов анализа, первый и второй выходы управления коммутатора подключены к третьему и четвертому управляющим входам узлов анализа. 10

Кроме того, в нем каждый узел анализа состойт из сумматора по mod 2 дешифраторов, счетчика, триггеров, элементов И, узла коммутации, причем информационный вход узла соедйнен с первым входом сумматора по 1ч

I.

mod 2, выход которого подключен к выходу поразрядного анализа узла и к первому входу первого элемента И, выход которого соединен с информационным входом первого триггера, прямой выход которого подключен ко второму 20 входу первого элемента И и к выходу переносов первого уроЬня узла анализа, инверсный— к первому входу первого дешифратора, выход которого соединен с выходом предварительного разделения узла и с информационным входом 23 счетчика„выходы которого соединены с входами узла коммутации, выход которого подключен к выходу поразрядного анализа второго уровня узЛа и первому входу второго элемента И, выход которого соединен с первым вхо- 30 дом второго элемента И, выход которого подключен к информационному входу второго триггера, прямой выход которого соединен с вторым входом второго элемента И и с выходом переноса второго уровня узла анализа, а инверсный - с первым входом второго дешифратора, выход которого подключен к выходу результата узла анализа, первый и второй входы синхронизации узла соединены с входами синхронизации первого и второго триггеров соответственно, первый управляющий вход узла анализа подключен ко входу установки в нулевое состояние первого триггера, третий вход синхронизации узла анализа соединен с управлявшим входом узла коммутации, первый, и второй управляющие входы узла подключеВ ны к входам установки в нулевое состояние второго триггера и счетчика соответственно.

Причем, коммутатор состоит из элементов

И, ИЛИ, триггеров, формирователей импульсов, счетчика, при этом первый вход управлении коммутатора соединен с информационным вхо дом счетчика, вьгход переноса которого подключен к первому входу первого формирователя импульсов, выход которого соединен

$5 с первым управляюшим выходом коммутатора, и с входом второго формирователя импульсов, выход которого подключен к входу установки в единичное состояние первого триггера, пря5 4 мой выход которого соединен с первым вхо- дом первого элемента И и с входом третьего формирователя, выход которого подключен к второму управляющему входу коммутатора, информационные входы первой и второй групп коммутатора соединены с входами первого и второго элементов ИЛИ соответственно, выход первого элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен c первым выходом синхронизации коммутатора, первый выход генератора тактовых сигналов подключен к второму выходу коммутатора, второй выход генератора тактовых сигналов соединен с вторым входом второго элемента И и с вторым входом первого элемента И, выход второго элемента ИЛИ подключен к третьему входу первого элемента И; вход блокировки коммутатора соединен с входом установки в нулевое состояние второго триггера, второй вход управления коммутатора подключен к второму входу нервсго формирователя импульсов и к входу установки в нулевое состояние второго триггера, прямой выход которого соединен с третьим входом второго элемента И, выход третьего формирователя и первого элемента И подключены соответственно к первому и второму управляющим входам коммутатора.

На чертеже приведена блок — схема устройства.

Устройство содержит и узлов анализа 1, 1р... 1>, каждый из которых состоит из элемента И 2, триггера 3, дешифратора 4, сумматора 5 по mod 2, счетчика 6, узла коммутации 7, элемента И 8, триггера 9, дешифратора 10, элемента ИЛИ 11, коммутатор 12. состоящий из генератора тактовых сигналов

13, элементов И 14 и 15 триггера lб, счетчика 17, формирователя импульсов 18 и 19, триггера 20, формирователя импульсов 21, элемента ИЛИ 22 вход начальной установки

23, вход опроса 24.

На вход сумматора по модулю два 5 каждого узла анализа .1 поступают сравниваемые числа в последовательном коде старшими разрядами вперед и через элемент И 2 попадают на D-вход триггеров. В момент прихода на

D-вход синхронизации триггера импульса из коммутатора 12 происходит запись значения этого разряда в триггер, Если данный разряд имеет значение О, то обратной связью с выхода триггера на схему совпадения запрещается дальнейшее изменение, информации на выходе этого D-триггера. По мере появления "нулей" в разрядах, остальных каналов информации отключается от все большее количество триггеров 5, пока не останется один, не сработавший триггер. В дешифраторе 4 этого узла анализа вырабатывается сигнал, говорящий о

5 6 рый через элемент ИЛИ 11 поступает на второй вход триггера 20, после чего прекращается поступление импульсов на входы синхронизации триггеров. Они сохраняют свое состояние до прихода очередного импульса. Иэ заднего фронта выходного импульса триггера 20 формируется импульс, устанавливающий счетчики в

"нулевое" состояние, Одновременно выхода . дешифратора 10 являются выходами устройства, которые дают правдоподобную оценку номера канала, содержащего максимальное отно. шение сигнал/помеха. На вход сумматоров по модулю два поступает команда в виде 0 или

1 в результате чего появляется возможность выбирать или максимальное, или минимальное из постунающнх чисел.

Если во всех сравниваемых числах в одном и том же разряде появляется ноль, в первой или во второй ступенях сравнения, то на выходе элемента ИЛИ 22 или 23, входьг которых подключены к выходам полусумматоров и узлов коммутации 7 соответственно формируется сигнал запрета, который поступает на вход элемента И 14 или 15, что предотвращает одновременное срабатывание триггеров.

Описанное устройство в отличие от прототипа позволяет определить номер канала с экстремальным числом при небольшом соотношении сигнал/помеха иа входе.

Формула изобретения

1. Устройство для сравнения чисел, содержащее и узлов анализа, коммутатор, элементы

ИЛИ, причем выход результата каждого i-го узла анализа соединен с i-м входом первого элемента ИЛИ, где i = 1, 2..., n, выход которого подключен к входу блокировки коммутатора, входная шина каждого i-го числа соединена с информационным входом i-го узла анализа, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности выделения экстремальных чисел, в нем вход начальной установки устройства соединен с первым управляющим входом коммутатора и с первым управляющим входом каждого узла анализа, выход предварительного разделения каждого i-ro узла анализа подключен к i-му входу второго элемента ИЛИ, выход которого соединен с вторым управляющим входом коммутатора, вход задания режима устройства подключен к второму управляющему входу каждого узла анализа, первый, второй и третий выходы синхронизации коммутатора подключены к первому, второму и третьему входам синхронизации соответственно каждого узла анализа, выходы поразрядного анализа первого и второго уровней каждого i-ro узла анализа соединены

5 95129 наличии в этом канале максимального числа.

Как только появляется такой сигнал на выходе дешифратора 4, он проходит через элемент

ИЛИ 22 на один из входов триггера 16 коммутатора 12. При. этом сигнал с выхода противоноложного плеча этого триггера закрывает элемент И 14 и тактовые импульсы перестают. поступать на входы синхронизации триггеров.

Таким образом, состояние этих триггеров не меняется до прихода импульса к входу началь- 10 ной установки 23, который возвращает их в

"нулевое" состояние.

Когда на коммутатор !2 приходит импульс; к входу опроса 24, он попадает на другой вход триггера 16, при этом на элемент И 14 приходит сигнал разрешения, и тактовые импульсы начинают поступать на триггеры. Таким образом, повторяются циклы определения канала с экстремальным числом.

В тех случаях, когда описанное устройство 20 должно определить канал с максимальным числом, получающимся в результате фильтрации сигнала из шума, однократно принятое решение будет не достоверно. Поэтому дальше производится усреднение принятых решений за оп- 25 ределенный промежуток времени, для чего в каждом иэ каналов рассматриваемого устройства после дешифраторов 4 включены счетчики, которые подсчитывают количество принятых каналов. 30

Полученные за время накопления в счетчиках числа с помощью узлов коммутации 7 поступают на вход элементов И 8 и далее на триггеры 9, за которыми включены дешифрато-3g ры 10. Выходы этих дешифраторов через второй элемент ИЛИ 11 соединены с вторым входом триггера 16. Выходы дешифраторов 10 являются выходами устройства, по которым определяется номер канала, содержащего максимальное число.

Накопленные в счетчиках 6 числа начинают сравниваться после того, как в результате совпападения выходного сигнала. счетчика 17 и импульса с выхода элемент ИЛИ 22 формнровате- 5 ли 18 и 19 сформируют импульсы, которые производят установку триггеров 9 и перебрасывают триггер 20, в результате чего выраба- тывается сигнал, открывающий элемент И 15.

С выхода этого элемента тактовые импульсы начинают поступать на входы синхронизации триггеров 9. Эти триггеры срабатывают по мере появления "нулей" в соответствующих раз, рядах до тех пор, пока не останется один не сработавший триггер. Прямые и инверсные

55 выходы триггеров 9 соединены с дешифраторами 10 таким образом, когда остается всего один не сработавший триггер, на соответствующем дешифраторе вырабатывается сигнал, кото951 с -ми информационными входами соответственно первой и второй групп коммутатора, выход переноса первого уровня каждого i-го узла анализа подключен к i-му входу переносов первой группы входов 1, 2, ..., i — 1, i+1,..., n-ro узлов анализа, выход переноса второго уровня каждого i-ro узла анализа соединен с

i-м входом переносов второй группы входов

1, 2,..., i — 1, i+I,..., и-ro узлов анализа, первый и второй выходы управления комму- 1р татора подключены к третьему и четвертому управляющим входам узлов анализа.

2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что в нем каждый узел анализа состоит из сумматора по mod 2, дешифраторов,15 счетчика, триггеров, элементов И, узла коммутации, причем информационный вход узла соединен с первым входом сумматора по

mod 2, выход которого подключен к выходу поразрядного анализа узла и к первому входу первого элемента И, выход которого соединен с информационным входом ., первого триггера, прямой выход которого подключен к второму входу первого элемента И и к выходу переносов первого уровня узла «налиэа, инверсный -15 к первому входу первого дешифратора, вь ход которого соединен с выходом предварительного разделения узла и с информационным вхо,.дом счетчика, выходы которого соединены с входами узла коммутации, выход которого подключен к выходу поразрядного анализа второго уровня узла и первому входу второго элемента И, выход которого соединен с первым входом второго элемента И, выход которого подключен к информационному входу второго триггера, прямой выход которого соединен с вторым входом второго элемента И и с выходом переноса второго уровня узла анализа, а инвесрный — с первым входом второго дешифратора, выход которого подключен к

4О выходу результата узла анализа, первый и второй входы.:синхронизации узла соединены с входами синхронизации первого и второго триггеров соответственно, первый управляющий вход узла анализа подключен к входу установки в нулевое состояние первого триггера, третий вход синхронизации узла анализа соединен с управляющим входом узла коммутации, первый и второй управляющие входы узла подключены к входам установки в нулевое

295 8 состояние второго тритгера и счетчика соответственно.

З,устройство поп. l,о тл и чаю ще ес я тем, что коммутатор состоит из элементов И, ИЛИ, триггеров, формирователей импульсов, счетчика, причем первый вход управления коммутатора соединен с информационным входом счетчика, выход переносов которого подключен к первому входу первого формирователя импульсов, выход которого соединен с первым управляющим выходом коммутатора и с входом второго формирователя импульсов, выход которого подключен к входу установки в единичное состояние первого триггера, прямой выход которого соединен с первым входом первого элемента И и с входом третьего формирователя, выход которого подключен к второму управляющему входу коммутатора, информационные входы первой и второй групп коммутатора соединены с входами первого и второго элементов ИЛИ соответственно, выход первого элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен с первым выходом синхронизации коммутатора, первый выход генератора тактовых сигналов подключен к второму выходу коммутатора, второй выход генератора тактовых сигналов соединен с вторым входом второго элемента И и с вторым входом первого элемента И, выход второго элемента ИЛИ подключен к третьему входу первого элемента И, вход блокировки коммутатора соединен с входом установки в нулевое состояние второго триггера, второй вход управления коммутатора подключен к второму входу первого формирователя импульсов и к входу установки в нулевое состояние второго триггера, прямой выход которого соединен с третьим входом второго элемента И, выход третьего формирователя и первого элемента И подключены соответственно к первому и второму управляющим выходам коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР М 285347, кл. 6 06 Р 7/00, 1968.

2. Авторское свидетельство СССР У.729586, кл. 6 06 F 7/04, 1978 (прототип).

95 !295

Составитель В. Белкин

Техред А. Бабинец

Корректор И. Муска

Редактор К. Волошук

Подписное

Филиал ППП "Патент", г. Ужгород„ул. Проектная, 4

Заказ 5948/55 Тираж 731

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5