Буферный регистр

Буферный регистр

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социапистических респубики

О П И С А Н И Е < 95)400

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22) Заявлено 05. 05. 80 (21) 2920919/18-24 .с присоединением заявки М (23) Приоритет (5) ) M. Кл.

G 11 С 19/00

)Ьаударстааииый комитат

СССР ио авлэм иэааретеиий и аткрыти11

Опубликовано 15. 08. 82. Бюллетень № 30 (53) УДК 681,327..66(088. 8) Дата опубликования описания 15. 08. 82 (72) Автор изобретения

А.Н. Глазунов (71) Заявитель (54) БУФЕРНЫЙ РЕГИСТР

Изобретение относится к вычислительной технике и может быть исполь зовано для согласования различных устройств ЭВМ и внешних устройств.

Известны буферные регистры, содержащие триггеры и тактовые шины и осуществляющие прием информации последовательным кодом, выдачу информации параллельным или последовательным кодом и сдвиг ее на один или несколько разрядов (11.

Регистры построены как на отдельных логических элементах, так и могут быть выполнены на интегральных схемах. Управляющие сигналы подаются через отдельные логические элементы. При современных скоростях ne" редачи и обработки информации длина соединительных проводов должна быть минимальной, чтобы обеспечить необхо-20 димую устойчивость работы cxew. Поэтому целесообразнее все логические элементы, необходимые для функционирования регистра, объединять в общую схему, изготавливаемую по интегральной технологии. При изготовлении интегральных схем возникает проблема выводов, так как стандартные корпуса интегральных микросхем имеют ограниченное количество выводов.

Наиболее близким по технической * сущности к изобретению является однотактный буферный регистр, содержащий регистр сдвига, шины управле" ния и синхронизации и осуществляющий прием информации последовательным кодом, выдачу информации параллельным или последовательным кодом и сдвиг ее на один или несколько разрядов за один такт (21.

Однако, при изготовлении данного регистра в интегральном исполнении он содержит большое количество внешних выводов, что ограничивает его область применения при проектировании устройств вычислительной техники (ВТ), так как его слож3 95140 но согласовать со стандартными weментами ВТ.

Цель изобретения - упрощение регистра за счет сокращения внешних выводов при сохранении его функциональных возможностей.

Поставленная цель достигается тем, что в буферный регистр, содержащий регистр сдвига, выходы которого являются выходами буферного 1о регистра, шины синхронизации и шину управления, в него введены элементы, И, ИЛИ и НЕ, вход первого из которых соединен с первой шиной синхронизации, выход первого элемента HE соединен со входом второго элемента

НЕ и с первым входом первого элемента И, второй вход которого соединен с выходом младшего разряда регистра сдвига, выход второго элемента НЕ соединен g первым входом второ го элемента И, второй вход которого я вляе тся входом буферно го ре ги стра, выходы первого и второго элементов

И соединены со входами первого элемента ИЛИ, выход которого соединен с информационным входом регистра сдвига, входы второго элемента ИЛИ соединены с выходом второго элемента

НЕ и с выходом третьего элемента ИЛИ, вход которого соединен со второй шиной синхронизации, первый вход третьего элемента И соединен с шиной управления, второй вход третьего элемента И соединен с выходом третьего элемента ИЛИ, а выход третьего элемента И соединен с управляющим входом регистра сдвига. На чертеже изображена функциональная схема предлагаемого буферного о регистра.

Он содержит элементы И 1, 2 и 3, элементы НЕ 4 и g, элементы ИЛИ 6, 7 и 8, регистр 9 сдвига, шины 10 и

11 синхронизации и шину 12 управления.

Предлагаемый регистр функционирует следующим образом;

Информация поступает на вход регистра и через элемент И 2 и элемент

ИЛИ подается на информационный вход регистра 9 сдвига. С элемента ИЛИ 7 сдвигакщие синхроимпульсы записи поступают на вход синхронизации (С ) регистра 9, осуществляя поразрядный сдвиг содержимого регистра 9 при ы вводе. информации.

С шины 11 через элемент ИЛИ 8 сдвигающие синхроимпульсы считывания по0 4 . ступают на вход элемента ИЛИ 7 и далее на вход С регистра 9, а также с выхода элемента ИЛИ 8 - на1один из входов элемента И 3, управляющего переключением цепей сдвига регистра

9 при выводе информации. Для управления переключением с шины 12 на один из входов элемента И 3 подается "единичный" или "нулевой" потенциал. При

"нулевом" сигнале на управляющем входе регистра 9 по одному синхросигналу происходит сдвиг на один разряд, а при "единичном" - на восемь разрядов. При вводе информации, когда отсутствуют сдвигающие синхроимпульсы считывания, возможен сдвиг лишь на один разряд.

При отсутствии сдвигающих синхроимпульсов записи регистр 9 закольцован с выхода младшего разряда через элементы И 1 и ИЛИ 6 на информационный вход (О) регистра 9, а поэтому при выводе информация в регистре

9 сохраняется и можно осуществлять повторное считывание.

Только при вводе информации в регистр 9 сдвигающими импульсами записи происходит разрыв закольцовки и стирание старой информации по мере заполнения регистра 9 новой информацией.

Количество разрядов в регистре

9 ограничивается возможностями технологии изготовления и целесообразностью, вытекающей из его назначения, и должно быть кратно восьми.

Общее количество выводов с учетом питания равно 14, что соответствует стандартным корпусам.

Применение изобретения для обеспечения связи между устройствами

ЕС ЭВМ и внешними устройствами позволяет строит ь различные устройства сопряжения при различных вариантах связи на стандартных узлах, обладающих высокой надежностью, обусловленной отработанной технологией изготовления регистров, и хорошей помехоустойчивостью, обусловленной минимальным количеством внешних связей.

Минимальное количество используемых в процессе эксплуатации шин равно четырем,(без учета питающих)— один вход, один выход, синхроимпульс записи и синхроимпульс считывания.

Шина 12 соединяется с одной из шин питания, обеспечивая сдвиг содержиформула изобретения

XR

В

Yf

Ц Н

ВНИИПИ Заказ 5958/59 Тираж 622 Подписное

Ь Ю t

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

5 95 мого регистра 9. на один разряд по каждому синхроимпульсу.

При необходимости вывода байтами добавляется еще смесь шин. Таким образом максимальное их количество равно одиннадцати (без учета питающих) °

Заполнение буферного регистра, как и считывание информации с него, может осуществляться сразу или по частям. Считывание может быть многократным, что расширяет. Функциональные возможности регистра, позволяет строить схемы сопряжения с повышенной достоверностью передачи информации и применять регистр для построения запоминающих устройств без разрушения информации при считывании.

Буферный регистр, содержащий ре. гистр сдвига, выходы которого являются выходами буферного регистра, шины синхронизации и шину управления, отличающийся тем, что, с целью упрощения буферного регистра, в него введены элемент И>

ИЛИ и НЕ, вход первого из которых соединен с первой шиной синхронизации, выход первого элемента НЕ сое1400 6 динен с входом второго элемента НЕ и с первым входом первого элемента

И, второй вход которого соединен с выходом младшего разряда регистра

5 сдвига, выход второго элемента НЕ соединен с первым входом второго элемента И, второй вход которого явля" ется входом буферного регистра, выходы первого и второго элементов И соединены с входами первого элемента

ИЛИ, выход которого соединен с информационным входом регистра сдвига, входы второго элемента ИЛИ соединены с выходом второго элемента НЕ и с выходом третьего элемента ИЛИ, вход которого соединен с второй шиной синхронизации, первый вход третьего элемента И соединен с шиной управления, второй вход третьего элемента И сое20 динен с выходом третьего элемента

ИЛИ, а выход третьего элемента И соединен с управляющим входом регистра сдвига.

Источники информации, принятые во внимание при экспертизе

1. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств.

"Советское радио", М., 1973, с. 111134. зо 2. Справочник по цифровой вычислительной, технике, под ред. Малиновского Б. Н, "Техника", Киев, 1974, с. 156-162 (прототип) .