Устройство для контроля блоков коррекции ошибок в памяти

Устройство для контроля блоков коррекции ошибок в памяти

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >951407

Союз Советсник

Соцнапистнчесннк

Республик (61) Дополнительное к авт. саид-ву (22)Заявлено 11.12.80 (21) 3216786/18-24 с присоединением заявки И (23) П риоритет (51)M. Кл.

G 11 С 29/00

1веударстеанвй кевипет

СССР ао «елен азееретеннй н ютерыткя

Опубликовано 15.08. 82. Бюллетень М 30

Дата ояубликовання описания 15 .08 .82 (53) УДК 681.327.

° 6(088.8) . (72) Авторы изобретения

Н.И. Вариес и И.К. Култыгин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

КОРРЕКЦИИ ОШИБОК В ПАМЯТИ

1

Изобретение относится к автомати- ке и вычислительной технике и может быть использовано при разработке запоминающих устройств ЦВМ и систем переработки и хранения информации.

Известны запоминающие устройства с коррекцией ошибок, содержащие информационные регистр,,регистр контрольных разрядов, шифраторы записи и считывания, схему сравнения, дешифратор и блок управления, причем выход информационного регистра соединен со входами шифратора записи и считывания и накопителя, выход которого подключен к первым входам информационного регистра и регистра контрольных разрядов, выход которого подключен к первому входу схемы сравнения, второй вход которой соединен с выходом шифратора считывания, первый выход - с входом дешифратора, выход которого соединен со вторыми входами информационного регистра и регистра контрольных разрядов, выход шифратора записи соединен с другим входом накопителя. В этом устройстве осуществляется исправление одиночных ошибок f13.

Недостатком устройства является то, что в нем отсутствует контроль пра виль ности работы цепей корре кции ошибок, между тем, при неправильной работе цепей коррекции ошибки накопителя не только не будут исправляться, но в информацию будут внесены дополнительные ошибки.

Наиболее близким по технической сущности к изобретению является устройство для контроля памяти, содержащее информационный регистр, регистр контрольных разрядор, шифраторы записи и считывания, две схе- мы сравнения, дешифратор, генератор кодов ошибки, блок анализа неисправностей и блок управленйя, причем выход информационного регистра соеэ 951407 динен со входами шифраторов записи и считывания и одним из выходов устройства, вход которого подключен к первым входам информационного регистра и регистра контрольных разрядов, s выход которого подключен к первому входу первой схемы сравнения, второй вход которой соединен с выходом шифратора считывания, первый выходс одним из входов дешифратора, выход 10 которого соединен со вторыми входа,ми информационного регистра и регистра контрольных разрядов, выход шифратора записи соединен с другим выходом устройства, второй выход первой 15 схемы сравнения подключен ко входу блока управления, первый выход которого соединен с управляющими входами информационного регистра и регистра контрольных разрядов, входы блока анализа неислравностей соединены с выходами схем сравнения и вторым выходом блока управления, первый вход второй схемы сравнения подключен к выходу регистра контрольных разрядов, второй вход - к .другому входу дешифратора и выходу генератора кодов ошибки, вход которого соединен с третьим выходом блока управления, выход шифратора записи соединен с третьим входом регистра контрольных разрядов. Это устройство не только .исправляет одиночные ошибки, но и фиксирует неисправности цепей коррекции ошибок P2).

Недостаток устройства состоит в

35 том, что аппаратура, используемая для контроля, сама может вносить ошибки, что снижает эффективность контроля. о

Цель изобретения - повышение эффект и в ности контроля.

Поставленная цель достигается тем, что в устройство для контроля блоков коррекции ошибок в памяти, содержащее первый шифратор, выход

45 которого я вля ется пер вым выходом у стройства, второй шифратор, вход которого является первым входом устройства, выход второго шифратора подключен к одному входу первой схе"

Мы сравнения, второй вход которой является вторым входом устройства, выход первой схемы сравнения подключен ко входу дешифратора, вторую схему сравнения, блок управления, дополнительно введены коммутатор, один информационный вход которого подключен ко входу второго шифратора, другой информационныи вход к первому выходу дешифратора, а управляющий вход коммутатора подключен к выходу блока управления, выход коммутатора подключен ко входу первого шифратора, и третью схему сравнения, первый вход которой подключен к выходу первой схемы сравнения, а выход третьей схемы сравнения является вторым выходом устройства, второй вход третьей схемы сравнения подключен к выходу второй схемы сравнения, первый и второй вход которой подключены соответственно к выходу первого шифратора и ко второму выходу дешифратора„

Схема устройства представлена на чертеже.

Устройство содержит информационный регистр 1 и регистр контрольных разрядов 2, коммутатор 3, шифраторы

4 и 5, схемы сравнения 6, 7 и 8, дешифратор 9, блок управления 10 и накопитель 11.

Уст рой ст во работа ет следующим образом.

В режиме записи блок управления

10 разрешает прохождение через коммутатор 3 на входы шифратора 4 информационных сигналов, хранимых в информационном регистре j, одновременно эти информационные сигналы подаются на входы накопителя 11 (на выход устройства). Шифратор формирует контрольные разряды, соответствующие определенному корректирующему коду, например коду Хэмминга с исправлением одной ошибки. Эти контрольные сигналы также подаются на входы накопителя 11 (на выход устройства). Кроме того, блок управления 10 формирует сигнал, обеспечивающий запись в накопитель 11 упомянутых выше сигналов информационных и контрольных разрядов.

В режиме считывания сигналы из накопителя 11 (с входа устройства) поступают сооТветственно на информационный регистр 1 и регистр контрольных разрядов 2. Информацион— ные сигналы с регистра 1 поступают на вход шифратора 5, аналогичного шифратору 4, При отсутствии ошибок в считанной информации контрольные сигналы, сформированные шифратором считывания, полностью совпадают с хранимыми в регистре контрольных разрядов 2. Если же произошла хцибка, то совпадение не будет иметь

951 место, что фиксируется схемой сравнения 6, на выходе которой формируется синдром, отличный от нуля.

Сигналы синдрома подаются на вход дешифратора 9, первый выход которого представляет совокупность шин, соответствующих информационным разрядам. При нулевом синдроме возбуждается выходная шина дешифратора 9, соответствующая номеру информационного разряда, в котором произошла ошибка. Сигналы с первого выхода дешифратора 9 подаются на выход устройства и используются для коррекции ошибки. Однако необходимо убедиться, что дешифратор сработал правильно, так как при неправильной его работе ошибка не только не 6y,— дет скорректирована, но может быть внесена дополнительная ошибка. С этой целью сигналы с первого выхода дешифратора подаются также на вход коммутатора 3, блок управления 10 в режима считывания разрешает прохождение через коммутатор сигналов дешифратора на вход шифратора 4. Вы-. ходные сигналы шифратора записи подаются на вход второй схемы сравнения 7, на другой вход схемы сравнения 7 поступают сигналы со второго выхода дешифратора 9, который представляет собой совокупность шин, соответствующих контрольным разрядам.

Схема сравнения 7 формирует синдром, который третьей схемой сравнения 8 сравнивается с ранее сформированным синдромом (первой схемой сравнения

6). Если сигналы на обоих входах схемы сравнения 8 совпадают, то это свидетельствует о правильной работе цепей коррекции ошибок, если входные сигналы не совпадают, то на выходе схемы сравнения 8 Формируется сигнал неисправности цепей коррекции.

Предлагаемое устройство контроля цепей коррекции ошибок в памяти контролирует не только работу дешифра б

407 тора, но и шифратора, что повышает эффективность контроля °

5 Формула изобретения

Устройство для контроля блоков коррекции ошибок в памяти, содержащее первый шифратор, выход которого

10 я вляется первым выходом устрой ст ва, второй шифратор, вход которого является первым входом устройства, выход второго шифратора подключен к одному входу первой схемы сравнения, второй вход. которой является вторым входом устройства, выход первой схемы сравнения подключен к входу дешиФратора, вторую схему сравнения, блок управления, о т л и ч а ю щ е е с я тем, что, с целью повышения эффективности контроля, содержит коммутатор, один информационный вход которого подключен к входу второго шифратора, другой информационный вход - к первому выходу дешифратора, а управляющий вход коммутатора подключен к вы" ходу блока управления, выход коммутатора подключен к входу первого шифратора, и третью схему сравнения, первый вход которой подключен к выходу первой схемы сравнения, а выход третьей схемы сравнения является вторым выходом устройства, второй вход третьей схемн сравнения подключен к выходу второй схемы сравнения, первый и второй вход которой подключен соответственно к выходу первого шифратора и к второму выходу дешифратора.

Источники информации, 40 принятые во внимание при экспертизе

1. Актуальные вопросы технической кибернетики. И., "Наука". 1972, с. 235-240.

2. Авторское свидетельство СССР

" Н 744737, л. G 11 С гУСа, !978 (прототип).

951407

Составитель В. Гордонова

Редактор С.Запесочный Техред N. Tenep Корректор Г.Решетник

Заказ 595 59 Тираж 22 f одяисное

ВНИИЦИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. жгород, тл. Проектная,