Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Союз Советсиил

Социалистически к

Республик

ОП ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii)951408

{6l ) Дополнительное к авт. саид-ву(22)Заявлено 08.01.81 (21) 3232937/18-24 (53)M. Кл, G 11 С 29/00

Ркударстееквыб квмитет

СССР де делам кзобретеннв и отерытяк (23) Приоритет

Опубликовано 15. 08. 82. Бюллетень № 30

Дата опубликования описания 15 .08. 82 (53) УДК 681 ° 327 (088. 8) (72) Авторы изобретения

Л.С.флейш и Г.М.Бутаков

1

1 (7I ) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАИЯТИ с присоединением заявки РЙ

Изобретение относится к запоминающим устройствам и может быть использовано для динамического функционального контроля с заданным Ьыстродействием запоминающих устройств (ЗУ) с произвольной выборкой.

Известно устройство для контроля блоков памяти, содержащее генератор импульсов, блок сравнения, входы которого подключены соответственно 1о к выходу блока эталонной информации и входам контролируемого устройства, а выход соединен с блоком индикации 11 ).

Недостатком этого устройства являет ся ни з ка я над ежнос т ь.

Наиболее близким техническим решением к изобретению является устройство для контроля блоков памяти со) держащее блок управления, блок срав- 20 нения, формирователь кодов, счетчик числа обращений, счетчик математиче с ких ожиданий, генератор слу чайных чисел и сумматор, причем вход счетчика числа обращения соединен с выходом блока управления, а выходс входом счетчика математических ожиданий, выходы которого и выходы генератора случайных чисел подключены к соответствующим входам сумматора, а выходы сумматора - к адресным шинам блока памяти, логический блок и дополнительный блок памяти, управляющий вход которого соединен с одним из выходов блока управ ления, адресные входы — с информационными выходами счетчика числа обращений (2). °

Недостатком этого устройства являются сложность, обусловленная применением логического блока и дополнительного Ьлока памяти, Ьольшой емкости, что также сникает надежность устройства.

Цель изобретения — повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков

9514

08 памяти, содержащее блок упра вления, схему сравнения, Формирователь контрольных кодов, счетчик числа обращений и адресный счетчик, первый вход которого подключен к выходу счет 1 чика числа обращений, а второй входк одному из выходов блока управления, вход которого соединен с выходом схемы сравнения, одни из входов которой подключены к одним из выходов форми- to рователя контрольных кодов, другой выход которого является управляющим, выходом устройства, другие входы схемы сравнения и одни из входов счетчика числа обращений являются соответ- 1 ственно информационными и управляющими входами устройства, введены генератор псевдослучайных чисел,. мультиплексор и триггер, первый выход которого соединен с другим входом счетчика числа .обращений и тактовым входом генератора псевдослучайных чисел, выходы которого соединены с одними из входов мультиплексора, а управляющие входы - с выходами адресного счетчика и другими входами мультиплексора, управляющий вход которого подключен ко второму выходу триггера, вход которого соединен с другим выходом блока управления, . выходы мультиплексора являются адресными выходами устройства и соединены со входами формирователя контрольных кодов, входы генератора псевдослучайных чисел являются установочными входами устройства, а также тем, что генератор псевдослучайных чисел содержит сдвиговый регистр, дешифратор, ключи и элементы "Неравнозначность", одни из входов которых под<о ключены к выходам ключей, а другие входы — соответственно к выходу дешифратора и к одним из выходов сдвигового регистра и одним из входов дешифратора, другие входы которого соединены со входами ключей. и другими выходами сдвигового регистра, ин формационный вход которого подключен к выходам элементов "Неравнознач. ность", тактовый и установочные входы сдвигового регистра являются тактовым и установочным входами генератора, управлякщими входами и выхода" ми которого являются управляющие входы ключей и другие выходы сдвигового регистра.

На чертеже изображена функциональная схема предла га емого ус трой ст ва и контролируемый блок 1 памяти.

Устройство содержит блок 2 управления, схему 3 сравнения формирователь 4 контрольных кодов, мультиплексор 5, адресный счетчик 6, генератор

7 псевдослучайных чисел, содержащий сдвиговый регистр 8, дешифратор 9, элементы 10 "Неравнозначность" и ключи 11 ° Устройство содержит также счетчик 12 числа обращений и триггер 13 счетного типа с выходами 14 и 15. На чертеже обозначены управляющие 16 и установочные 17 входы устройства.

Устройство работает следующим образом.

Устройство работает в трех режимах: запись тестов, контроль блока памяти, циклический контроль адресных Формирователей.

В режиме записи тестов триггер

13 обнулен, на его выходе 15 постоянно присутствует "0" логический уровень, тем самым блокированы вход счетчика 12 и тактовый вход генератора 7. "Единичный" логический уровень на выходе 14 триггера 13 подключает выходы счетчика 6 к выходам мультиплексора 5. Сигналы из блока

2 управления подаются на вход счетчика 6. Адресная информация, сформированная счетчиком 6, проходит через мультиплексор 5 на адресные выходы устройства и входы формирователя 4, который осуществляет формирование контрольных кодов по заданному алгоритму. Сигналы обращения, идущие с блока 2 управления на проверяемый блок 1 памяти, проводят запись в него формируемого теста по всем адресам.

После записи теста переходят к режиму контроля блока памяти. Проверяемый блок 1,памяти переводят в режим ЧТЕНИЕ, Счетчик 6 обнуляется и проверка начинается с "нулевой" ячейки блока 1 памяти, в счетчик 12 вводится по входам 16 уста вка, значение которой (где 1 — целое число) определяет число переходов из ячейки блока 1, задаваемой кодом счетчика

6, в ячейки, номера которых формируются случайным образом блоком 7.!

Блок 2 управления сигналами обращения переключает триггер 13, с выхода 15 которого поступают сигналы на запуск счетчика 12 и на тактовый вход генератора 7. Выход 14 триггера

13 попеременно подключает через мультиплексор 5 к адресным шинам блока

30 формула изобретения

5 95

1 памяти выходы счетчика 6 или выходы генератора 7.

Таким сбразом, последовательно осуществляется проверка переходов из .определенной ячейки блока 1 памяти, код адреса которой определяется состоянием счетчика 6, k(M-у) ячейкам, коды адресов которых генерируют блок

7 (M - емкость счетчика 12). После (М-У) обращений к ячейкам блока 1 памяти по произвольным адресам счет-. чик 12 переполняется и сигнал переполнения поступает на вход счетчика 6 и, тем самым, осуществляется переход к проверке следующей ячейки. Выходы счетчика 6 через ключи 11 управляют обратной связью регистра 8, т.е., каждый раз, когда осуществляется переход к другой ячейке проверяемого блока 1 памяти, изменяется и случайная последовательность адресов, генерируемых регистром 8. Дешифратор

9 обнаруживает нулевое состояние всех разрядс в регистра 8 и предотвращает запирание устройства в этом состоянии при включении питания или нормальном режиме работы.

С целью расширения числа различных последовательностей, генерируемых блокож 7, предусматривается возможность занесения через входы 17 в регистр 8 начального числа Р (где Рцелое число ). При обнаружении сбоя схемой 3 сравнения блок 2 управления - прекращает выработку сигналов обраще,ния к проверяемому блоку 1 памяти и сигналов запуска триггера 13.

Коды, записанные в счетчике 6 и регистре 8,. сохраняются и однозначно определяют два адреса, переход между которыми вызвал сбой, причем по состоянию триггера 13 определяется направление перехода (от кода счетчика, к коду регистра или наоборот), индикация счетчика 6, регистра 8 и триггера 13 выводится на табsfo и позволяет пользователю оперативно определять причины сбойных ситуаций.

Для вывода всей совокупности адресов при сбойной ситуации на пульт оператора (например, дисплей или осциллограф, на чертеже не показаны) обеспечивается многократное считыва" .ние последовательности адресов и подача их на адресные входы проверяемого блока 1 в третьем режиме. Врежиме ЦИКЛИЧЕСКИЙ КОНТРОЛЬ АДРЕСНЫХ

ФОРМИРОВАТЕЛЕЙ блок 2 управления блокирует вход счетчика 6 (цепь блоки1408 6 ровки не показана), при этом в счетчике 6 сохраняется код адреса, на котором произошел сбой, регистр 8 либо обнуляется; либо в него зано- . сится число P в счетчик 12 каждый раз по сигналу его переполнения заносится уставка У, а блок 2 управления формирует сигналы обращения к проверяемому блоку 1 памяти и триггеру

13, тем самым обеспечивается многократное считывание адресов и информации проверяемого блока 1 памяти.

Таким образом, использование гене ратора 7 псевдослучайных чисел, мультиплексора 5 и триггера 13 позволяет сократить аппаратурные затраты за счет исключения накопителя большой емкости, быстродействие которого ограничено, а предоставление оператору информации об адресных кодах, переход между которыми вызвал сбойную ситуацию, а также информация о направлении перехода, значительно сокращает время, затрачиваемое на отыскание. причин сбойной ситуации.

Технико-экономическое преимущество предлагаемого устройства заключается в его упрощении и повышении быстродействия по сравнению с прототипом.

1. Устройство для контроля блоков памяти, содержащее блок управления, схему сравнения, формирователь контрольных кодов, счетчик числа обращений и адресный счетчик, первый вход которого подключен к выходу счетчика числа обращений, а второй вход - к одному из выходов блока управления, вход которого соединен с выходом схемы сравнения, одни из входов которой подключены к одним из выходов формирователя контрольных кодов, другой выход которого является управляющим выходом устройства, другие входы схемы сравнения и одни из входов счетчика числа обращений являются соответственно информационными и управляющими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрацения устройства, содержит генератор псевдослучайных чисел, мультиплексор и триггер, первый выход которого соединен с другим входом счетчика числа обращений и тактовым вхоВНИИПИ Заказ 5958/59 Тираж 622 Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 дом генератора псевдослучайных чисел, выходы которого соединены с одними из входов мультиплексора, а управлякицие входы - с выходами адресного счетчика и другими входами мультиплексора, управляющий вход которого подключен к второму выходу триггера, вход которого соединен с другим выходом блока управления, выходы мультиплексора являются адресными выходами устройства и соединены с входами формирователя контрольных кодов, входы генератора псевдослучайных чисел являются установочными входами уст ройст ва.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что генератор псевдослучайных чисел содержит сдвиговый регистр, дешифратор, ключи и элементы "Неравнозначность", адни из входов которых подключены к выходам ключей, а другие входы - соответ 1408 8 ственно к выходу дешифратора и к одним из выходов сдвигового регистра и одним иэ входов дешифратора, дру», гие входы которого соеДинены с входами ключей и другими выходами сдвигового регистра, информационный вход которого подключен.к выходам элементов "Неравнозначность", тактовый и установочные входы. сдвигового регист10 ра являются тактовым и установочными входами генератора,. управляющими входами и выходами которого являются управляющие входы ключей и дру гие выходы сдвигового регистра.

Источники информации, принятые во внимание при экспертизе

1 ° Авторское свидетельство СССР

N 407398, кл. G 11 C 29/00, 1973.

2. Авторское свидетельство СССР

N 619968, кл. G 11 С 29/00, 1977 (прототип) .