Цифро-аналоговый преобразователь с автоматической коррекцией нелинейности

Цифро-аналоговый преобразователь с автоматической коррекцией нелинейности

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗЬБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсиик

Социалистичесиин

Республик (ii>951692 (6!} Дополнительное к авт. свид-ву (51)М. Кл. (22)Заявлено 02.07.80 (2t) 2948611/18-21 с присоединением заявки № (23) Приоритет

Н 03 К 13/02

Гасударственный кемнтет

СССР ао деизм нзаеретеннй н открытнй

Опубликовано,15,08.82. Бюллетень № 30 1

Дата опубликования описания 17.08.82 (53) УДК 681 ° 325 (088.8) . (72) Авторы изобретения

P.È. Грушвицкий, A,Х. Мурсаев, и Б.А. Манчев

Ленинградский ордена Ленина электротехническйй институт им. В.И. Ульянова (Ленина) (71) Заявитель (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ. С АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙ

НЕЛИНЕЙНОСТИ

Изобретение относится к аналогоцифровой вычислительной технике и может найти применение в информационноиэмерительных системах, системах управления, гибридных вычислительных устройствах.

Ф

Известно устройство с автоматической коррекцией нелинейности, содержащее основной и корректирующий цифроаналоговые преобразователи (ЦАП), вы- „, числительное устройство, блок управления, компаратор и аналоговый сумматор напряжений (1).

Известное устройство обладает сложной функциональной схемой и ограниченной точностью коррекции нелинейности преобразования при воздействии де" стабилизирующих факторов, например температуры.

Наиболее близким по технической щ сущности к предлагаемому является цифроаналоговый преобразователь Ч ав" томатической коррекцией нелинейности, содержащий цепной делитель тока, re2 нератор эталонного тока, и управляемых генераторов тока, и+1 пере-, ключателей тока, и аналоговых запоминающих элементов, регистр, сдвига, первую группу из и и вторую группу из и+1 элементов ИЛИ, инвертирующий усилитель, дополнительный аналоговый запоминающий элемент, и+1 элементов

ЗАПРЕТ, и+1 элементов И и блок управ" лани я, и информационных выходов которого соединены с первыми входами первой группы элементов ИЛИ, вторые входы которых подключены к выходам элементов ЗАПРЕТ и управляющим вхо.дам аналоговых запоминающий устройств, третьи входы n"1 элементов ИЛИ первой группы, соответствующих менее значающим разрядам устройства, соединены с выходами и-1 элементов И, первые входы и элементов И и эле" ментов ЗАПРЕТ подключены к входу ,синхронизации регистра сдвига и к выходу синхронизации блока управления, выходы элементов ИЛИ первой группы

951692 соединены с управляющими входами И переключателей тока, аналоговые входы которых подключены к выходам управляемых генераторов тока, первые выходы переключателей тока соединены и с разрядными входами цепного делителя тока, вторые выходы переключателей тока подключены к общей шине, выход

n"го элемента И соединен с управляющим входом (и+1)- го переключателя ® тока, аналоговый вход которого подключен к выходу генератора эталонного тока, первый выход (n+1)-ro переключателя тока соединен с входом менее значащего разряда цепного дели:теля, второй выход (и+1)-ro переклюi чателя тока подключен к общей шине, выход инвертирующего усилителя соеди" нен с информационным входом дополнительного аналогового запоминающего 26 элемента и с информационными входа« ми других т! аналоговых запоминающих элементов, выходы которых подключены к входам управляемых генераторов тока, выход коррекции блока управления 2 соединен с входом записи регистра сдвига, выходы которого подключены к первым входам элементов ИЛИ второй группы и к вторым входам элементов

ЗАПРЕТ, выходы элементов ИЛИ второй 36 группы соединены с вторыми входами элементов И и вторыми входами предыдущих элементов ИЛИ второй группы, первый и второй входы (n+1)-го элемента ИЛИ второй группы, соответствующего наиболее значащему разряду устройства, подключены к первому входу этого элемента 12).

Недостатком такого устройства является ограниченная томность коррек- в ции нелинейности, связанная с нестабильностью импульсной помехи М3, возникающей при переходе дополнительного аналогового запоминающего элемента в режим хранения и обусловлен- 4 ной прохождением фронта управляющего сигнала через паразитную емкость переключательного элемента.

Цель изобретения - повышение точ" ности коррекции нелинейности.

Поставленная цель достигается тем, что в цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий цепной делитель тока, генератор эталонного тока, И управляемый генераторов тока, И+! пере" ключателей тока, И аналоговых запоми-. нающих элементов, регистр. сдвига, первую группу из yi и вторую группу из !!+1 элеиентов ИЛИ, инвертирующий усилитель, дополнительный аналоговый запоминающий элемент, И +1 элементов ЗАПРЕТ, и +! элементов И и блок управлениR И информационных выходов которого соединены с первыми входами первой группы элементов ИЛИ, вторые входы которых подключены к выходам

1 элементов ЗАПРЕТ и управляющим входам аналоговых запоминающих устройств, третьи входы -1 элементов ИЛИ первой группы, соответствующих менее значащим разрядам устройства, соединены с выходами И- 1 элементов И, первые входы элементов И и элементов ЗАПРЕТ подключены к входу синхронизации регистра сдвига и к выходу синхронизации блока управления, выходы элементов ИЛИ первой группы соединены с управляющими входами И переключателей тока, аналоговые входы которых

Подключены к выходам управляемых генераторов тока, первые выходы переключателей тока соединены с разрядными входами ценного делителя тока, вторые выходы переключателей тока подключены к общей шине, выход n-ro элемента И соединен с управляющим входом (и+1)-ro переключателя тока, аналоговый вход которого подключен к выходу генератора эталонного тока, первый выход (и+1)го переключателя тока соединен с входом менее значащего разряда цепного делителя, второй выход (n+!)-го переключателя тока подключен к общей шине, выход инвертирующего усилителя соединен с информационным входом дополнительного аналогового запоминающего элемента и с информационными входами других п аналоговых запоминающих элементов, выходы которых подключены к входам управляемых генераторов тока, выход коррекции блока управления соединен с входом записи регистра сдвига, выходы которого подключены к первым входам элементов ИЛИ второй группы и к вторым входам элементов ЗАПРЕТ, выходы эаеиентов ИЛИ-второй группы соединены с вторыми входами элементов И и вторыми входами предыдущих элементов ИЛИ второй группы, первый и второй входы (п+1)-го элемента ИЛИ второй группы, соответствующего наиболее значащему разряду устройства, подключен к первому входу этого элемента, введены входнои и промежуточный аналоговые запоминающие элементы, 951692 вычитающий усилитель, входной резинЂ тор, резистор обратной связи, допол" нительный элемент И и блок задержки, вход которого соединен с выходом синхронизации блока управления и первым входом дополнительного элемента И, первый, выход блока задержки подключен к управляющему входу вход" ного аналогового запоминающего элемента, второй выход блока задержки соединен с вторым входом дополнительного элемента И, выход которого под" ключен к управляющему входу промежуточного аналогового запоминающего элемента, третий выход блока задержки соединен с управляющим входом дополнительного аналогового запоминающего элемента, выход которого через резистор обратной связи подключен к входу инвертирующего усилителя и первому выводу входного резистора, . выход цепного делителя тока соединен с неинвертирующим входом вычитающего усилителя и с информационным входом входного аналогового запоминающего элемента, выход которого подключен к инвертирующему входу вычитающего усилителя, выход вычитающего усилителя соединен с информационным входом промежуточного аналогового запоминающего элемента, выход которого

;.подключен к второму выходу входного

l резистора, На фиг. 1 приведена схема устройства; на фиг. 2 - временная диаграм35 ма работы блока задержки.

Устройство содержит цепной делитель тока 1, И+1 переключателей то" ка 2, блок управления 3, И управляемых генераторов тока 4, генератор эталонного тока 5, И аналоговых запоминающих элементов 6, регистр сдвига 7, первую группу из и элементов ИЛИ 8, дополнительный аналоговый запоминающий элемент 9, инвертирую"

45 щий усилитель 10, вторую группу из

И+1 элементов ИЛИ 11, И+! элементов

ЗАПРЕТ !2,И +! элементов И 13, входной анаЛоговый запоминающий элемент 14, блок задержки 15, входной резистор 16, резистор обратной связи 17, промежуточный аналоговый запоминающий элемент 18, дополнитель" ный элемент И 19 и вычитающий усилитель 20. Выходы управляемых генераторов тока 4 и генератора эталонного тока 5 соединены с информационными входами переключателей тока 2, первые входы которых соединены с вхо» дами цепного делителя тока, а вторые с общей шиной, Входы управляемых генераторов тока 5 соединены с выхода ми аналоговых запоминающих элементов 6. Выходы каждого предыдущего из второй группы элементов ИЛИ 11 соединены с первым входом последующего, а у (и+1)"ro из них входы объединены. Выходы всех элементов ИЛИ первой группы 8и одного элемента И 13 соединены с управляющими входами переключателей тока 2. Первые входы элементов ИЛИ первой группы 8 соединены с выходами преобразуемого кода блока управления 3, вторые - с выходами элементов И 13, а третьи - с выходами элементов ЗАПРЕТ 12 и управляющи. ми входами переключателей тока 6. Вы" ход синхроимпульсов блока управления Я соединен с первыми входами элементов И 13 и ЗАПРЕТ 12, управляющим входом дополнительного аналого" вого запоминающего элемента 9 и входом синхронизации регистра сдвига 7.

Информационный вход регистра сдвига 7 соединен с выходом коррекции блОка управления 3, а выходы " с вторыми входами элементов ЗАПРЕТ 12 и вто; рыми входами элементов ИЛИ второй группы. Выход инвертирующего усилителя 10 соединен с аналоговыми входами аналоговых запоминающих элементов 6 и с .аналоговым входом дополнительного аналогового запоминающего элемента 9, выход которого подключен к первому выводу резистора обратной связи 17. K входу инвертирующего уси» лителя t0 подключены второй вывод ре1 эистора обратной связи 17 и первый

I вывод входного резистора 16, второй вывод которого соединен с выходом промежуточного аналогового запоминающего элемента 18. Аналоговый вход промежуточного аналогового запоминающего элемента 18 соединен с выходом вычитающего усилителя 20. Первый вход вычитающего усилителя 20 и аналого" ,вый вход входного аналогового запоминающего элемента 14 соединены с выходом цепного делителя тока 1, выход входного аналогового запоминающего элемента соединен с вторым входом вычитающего усилителя. Вход блока задержки 15 соединен с выходом синхроимпульсов блока управления 3. Первый выход блока задержки 15 соединен с управляющим входом входного аналого95 1 692 вого запоминающего элемента 14, второй его выход соединен. с входом допол-, нительного элемента И 19, второй вход которого соединен с выходом импульсов синхронизации (СИ ) блока управления 3, а выход - с управляющим входом проме" жуточного аналогового запоминающего элемента 18. Третий выход блока задержки соединен с управляющим входом дополнительного аналогового запоминающего элемента 9.

Устройство работает в двух режимах - преобразования и коррекции.

В режиме преобразования сигналы с информационных выходов блока 3, по- ступая на. управляющие входы переключателей 2, направляют токи генераторов тока 4 в зависимости от значения кода на разрядные входы цепного делителя или в общую шину. При этом на выходе цепного делителя 1 формируется напряжение, пропорциональное коду на информационных выходах блока управления 3.

В режиме коррекции блок управления 8. прекращает выдачу преобразуемых кодов, и на информационных выходах устанавливается напряжение, соответствующее логическому нулю. Одновременно на выходе коррекции блока управления 3, соединенном с информационным входом регистра сдвига 7, появляется импульс, устанавливающий младший разряд регистра сдвига в единичное состояние. Цикл коррекции занимает M

Я тактов (М " разрядность ЦАП). В каждом такте единица, записанная в регистр сдвига, сдвигается на один разряд в сторону старших разрядов.

В первом такте коррекции, пока существует импульс синхронизации, сигналы, соответствующие логической единице, присутствуют на выходах по" следнего элемента ИЛИ второй группы и первого элемента И. При этом ток м генератора прстоянного тока подается на вход делителя тока, и разрешается д" запись напряжения во входнои аналоI говый запоминающий элемент 14. При переходе в режим хранения 4< (см. фиг. 2 ) его выходное напряжение с учетом возникающей погрешности т.е.

После переключения дополнительного аналогового запоминающего элемента 9 в режим хранения (момент на фиг.2):

R ч и О .и <0 >

g(u ) -" e) eÄq4 „,g u, где b 0 - помеха при переключении

14 входного АЗУ 14 в режим хранения.

На выходе вычитающего усилителя образуется разность напряжений

2.О 1 ХО+ 14 2.0 ) 2.0

0 о 2О+ 0 )14 0 20 1 2.()- > где К +, К = коэффициенты усиления вычитающего усилителя по неинвертирующему и инвертирующему входам соответственно;

1 - напряжения смещения вы2.0 читающего усилителя.

Разрешается запись напряжения в промежуточный аналоговый запоминающий элемент 18 и в дополнительный аналоговый элемент 9. После перехода промежуточного аналогового запоминающего элемента 18 в режим хранения (момент 4; на фиг. 2) напряжение на его выходе равно 4 " о- и Рг.о- a е

\ где ЬО - помеха при выключении проме16 жуточного АЗУ 18, Вследствие глубокой отрицательной обратной связи инвертирующий усилитель 10 стремится выравнивать токи, протекающие через входной резистор и резистор обратной связи схемы сравнения токов, в состав которой входит резистор 16, резистор 17, инвертирующий усилитель 10 и дополнительный аналоговый запоминающий элемент 9.

Уравнение баланса для интервала от.Ь по 4.q при этом имеет вид (u«-e,D)*„ (u+-e„,)=о, ц

1 где К P, " сопротивления входного Ь 17 резистора 16 и резистора обратной связи 17;

1 " напряжение смещения инвертирующего усилителя 10, где ь„= - — (д a-du ) U>.

К

Разрешается запись во входной аналоговый запоминающий элемент.

Аналогично первому такту коррекции на выходе дополнительного аналогичного запоминающего элемента 9 устанавливается напряжение

U =U б,.

И 1 44

После окончания синхроимпульса устанавливается уровень, соответствующий кодированию логической единицы, на втором элементе ЗАПРЕТ и втором элементе ИЛИ первой группы, соответствующих второму разряду, и ток второго управляемого генератора тока подается, на вход цепного делителя тока, à генератор постоянного тока и управляемый генератор тока младшего разряда отключают переключатель тока от цепного делителя тока. Промежуточный аналоговый запоминающий элемент переходит в режим слежения, разрешается запись в аналоговый запоминающий элемент второго разряда и устанавливается сигнал управления генератором тока такой, что

" =1 v<.ÕÚ ê +ь (Кй+д ц)дц

1 к

= 2(,тоКО+Ь) °

Аналогичным образом. в каждом очередном такте. коррекции во время су" ществования импульса синхронизации во входной аналоговый запоминающий элемент записывается напряжение, 9 95169 где 0 - помеха при .выключении дополД. нительного АЗУ 9, После окончания импульса синхронизации генератор эталонного тока от" ключается от входа цепного делителя 5 тока. Сигналы, соответствуюшие логической единице, возникают на выходах элемента ЗАПРЕТ и элемента ИЛИ первой группы, соответствующих младшему раз" ряду ЦАП, и на управляющем входе ана- 10 логового запоминающего элемента, соединенного с генератором тока этого

Ъ I разряда. На управляющий вход промежу1 точного аналогового запоминающего элеIS мента 18 подается разрешающий сигнал, и он переходит в режим слежения, На аналоговом запоминающем элементе младшего разряда устанавливается напряжение, сводящее к нулю разбаланс токов, протекающих через входной ре20 зистор и резистор в цепи обратной связи схемы сравнения токов. Так как при этом ключ записи во входной аналоговый запоминающий элемент закрыт, 25 а в промежуточный аналоговыи запоминающий элемент открыт, то . (2.о 4 1 о+ (14 о ) 2.о"

t а следовательно, подставляя (2 ) и (3) в (1 ), получают

I А" о+ о о" 2.О- Ц4"хоо

35 — 4дьаа- то го- а"тю)

+ 1 hu 4О

9 К1„ ! откуда

7,.=I к =I к + — Ъ0 -аО - 1

1 1 1 оо К О+ 18 9К1т 4

=Т,К,- — (я Ю) 0q <ц) о4 гдее я= †. — относительная еелини1 4Ь Г

50 на разности номиналов резисторов 16 ь

60 - 60

d U=- - относительная величиЬОи на неидентичности. возникающих помех.

i5

Из выражения (4 ) следует, что погрешность корректировки тока младшего разряда существенно снижена по срав"

2 10 . нению с известным устройством. Дейст- вительно, при A 0,1, A 0,1, К 10(что достигается весьма простыми средствами ) ошибка составляет

0,02 50®, т.е. в 5"10 раз меньше, чем в известном устройстве.

С приходом очередного импульса синхронизации с блока управления единичный сигнал возникает на выходе второго разряда регистра сдвига, на выходах двух последних элементов ИЛИ второй группы, двух первык схем И, Таким образом, переключатели тока младшего разряда и эталонного генератора обеспечивают передачу этих токов на вход цепного делителя, на выходе которого при этом

О„=Т, +7о -+T.o (o+<л, 951692

peewee (с точностью до напряжения по™ мехи, возникающего при переходе зле мента в режим хранения) сумме весовых коэффициентов всех младших 1-1 разрядов и эталонного, а после окончания импульса синхронизации на ана" логовом запоминающем элементе 1"ro разряда устанавливается такое напря,жение, что весовой коэффициент этого разряда становится равным

1-1 =1 К =I. К +д+.1 T K

1 1 О О

=2." (Токо+д) °

При этом выбором коэффициента Д К близким к единице и при использовании вычитающего усилителя с достаточно большим коэффициентом передачи по напряжению К существенно уменьшается 20 величина погрешности, вносимой аналоговым запоминающим элементом при переходе в режим хранения. По сравнению с известным устройством погрешность

1 Х +, 25 умемьшаетсв в l раа.

Ф+(Г13 формула изобретения

Цифроаналоговый: преобразователь с автоматической коррекцией нелинейности, содержащий цепной делитель тока, генератор эталонного тока, И управляемых генераторов тока, VI +1 переключателей тока, vt аналоговых за35 поминающих элементов, регистр сдвига. первую группу из И и вторуЮ грУппу из И+1 элементов ИЛИ, инвертирующий усилитель, дополнительный аналоговый 40 запоминающий элемен, И+1 элементов .ЗАПРЕТ, И+1 элементов И и блок управления, и информационных выходов которого соединены с первыми входами первой группы элементов ИЛИ, вторые

45 входы которых подключены к выходам

:.ëåNåHò0â ЗАПРЕТ и управляющим вхо" дам аналоговых запоминающих устройств., третьи входы Vl"1 элементов ИЛИ пер" ой группы, соответствующик менее, „.50 значащим разрядам устройства, соеди- . нены с выходами И-1 элементов И, .первые входы и элементов И и элементов ЗАПРЕТ подключены к входу синхронизации регистра сдвига и к выходу синхронизации блока управления, 55 выходы элементов ИЛИ первой группы соединены с управляющими входами И переключателей тока, аналоговые входы которых подключены к выходам управляемых генераторов тока, первые выходы переключателей тока соединены с разрядными входами цепного делителя тока, вторые выходы переключателей тока подключены к общей шине, выход И-го элемента И соединен с управляющим входом (И +1)-го переключателя тока, аналоговый вход которого подключен к выходу генератора эталонного тока, первый выход (И+1)- го переключателя тока соединен с входом менее значащего разряда цепного делителя, второй выход И+1)-ro переключателя тока подключен к общей шине, выход инвертирующего усилителя соединен с информационным входом дополнительного аналогового запоминающего элемента и с информационными входами других

И аналоговых запоминающих элементов, выходы которых подключены к входам управляемых генераторов тока, выход коррекции блока управления соединен с информационным входом регистра сдвига, выходы которого подключены к первым входам элементов ИЛИ второй группы и к BTopblM входам элементов

ЗАПРЕТ, выходы элементов ИЛИ второй группы соединены с вторыми входами элементов И и вторыми входами предыдущих элементов ИЛИ второй группы, первый и второй входы (И+1)-ro эле" мента ИЛИ второй группы, соответствующего наиболее значащему разряду, объединены между собой, о т л и ч а ю— шийся тем, что, с целью повышения точности коррекции нелинейности, в него введены входной и промежуточный аналоговые запоминающие элементы, вычитающий усилитель, входной резистор, резистор обратной связи; дополнительный элемент И и блок задержки, вход которого соединен с выходом синхронизации блока управления и первым входом дополнительного элемента И, первый выход блока задержки подключен к управляющему входу входного аналогового запоминающего элемента, второй выход блока задержки соединен с вторым входом дополнительного элемента И, выход которого подключен к управляющему входу промежуточного аналогового запоминающего элемента, третий выход блока задержи соединен с управляющим входом дополнительного аналогового запоминающего элемента, выход которого через резистор обратной связи подключен к

13 951692 14.. входу инвертирующего усилителя и пер- ко второму выводу входного резисто" вому выводу входного резистора, выход ра. цепного делителя тока соединен с не- Источники информации

Ф инвертирующим входом вычитающего уси- принятые во внимание при экспертизе лителя и с информационным входом вход-з 1. Смолов Б. В. и др. МикроэлектногО аналогового запоминающего we- ронные цифроаналоговые и аналого" мента, выход которого подключен к ин- цифровые преобразователи информации, вертирующему входу вычитающего усили- Л., "Энергия", 1976, с. 196, теля, выход вычитающего усилителя со-,р 7- 85 ° единен с информационным входом проме- 2. Авторское свидетельство СССР жуточного аналогового запоминающего 11 809549, кл. Н 03 К 13/02, 16.04 ° 79 элемента, выход которого подключен (прототип).

951692

Составитель А, Симагин

Редактор Л. Веселовская TexgegK >4» Корректор А. Дзятко

Заказ 5973/75 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11)035 Москва Ж-35 Раушская наб, 8. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4