Устройство для обмена информацией

Устройство для обмена информацией

Иллюстрации

Показать все

Реферат

 

описание

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советекик

Социалистических . республик

Ъ s (6l ) Дополннтельное к авт. свид-ву (22) Заявлено 17.01.80 (2l ) 2871798/1 8-24 с присоединением заявки М

{23)ПрпоритетОпубликовано 30.08.82. Бюллетень Рй 32

Дата опубликования описания 30.08.82 (51) М. Кл.

9 06 F 3/04

Веудврстеааы1 квинтет

СССР

Io лелем нзебрвтеннй и втеритвй (5З.) УД К 681.325. (088.8) H.N. Витиска 1О.Г. Зайко и В. П. Школнн ., W 9М1 ;Л i .Р

1 "1 ": йА Р4ънФ.ют а . 7:." :ХЦ щт)»-:; .:. !

Днепродзержинский ордена Трудового Красного 3намй@., ъ; ", «», индустриальный институт им. М.И. Арсеничева и Научтпв= -- ----=-.—.—.„, исследовательский центр электронной вычислительной техники (72) Авторы изобретения (71) Заявители г (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ. 1

Изобретение относитя к вычислитель ной технике и может быть использовано для передачи информации между элементами вычислительных систем.

Известны устройства для сопряжения

5 оперативной памяти с устройством управ пения мультипроцессорной ВМ, содержащее коммутаторы информации и адреса, блок хранения адресов, блок управления, блок хранения сопровождатошей информации, регистры, формирователи, дешифратор и схему сравнения Г1).

Недостаток этих устройств состоит в ограниченной области применения.

Наиболее близким к предлагаемому является устройство для обмена информацией,,содержащее блок выделения разрешенных обращений, соединенный с первой группой входов устройства, коммутатор, соединенный с второй группой вхо- 20 дов и группой выходов устройства, первый, второй и третий выходы блока выделения разрешенных обращений соедине ны соответственно с первым, вторым и третьим входами блока дешифрации тре» буемых соединений, выход которого соединен с первыми входами блока приоритета .и блока шифрации возможных соедтенений, соединенного выходом с первым входом регистра, выход которого соеди нен с вторым выходом устройства и управ лякицим входом коммутатора, выходы блока управления соединены соответствен но с вторыми входами регистра, блока приоритета и блоков шифрации и дешифрации возможных соединений, выход блока приорйтета соединен с третьим входом блока шифрации возможных соединений, выход которого подключен к входу блока выделе ния разрешенных обращений (2).

Недостаток известного устройства состоит в больтпих затратах оборудования и ограниченной области прттменения, обуслов. ленной трудностями наращивания числа абонентов устройства.

ILem изобретещтя - сокращение аппаратурных затрат.

3 9550

Поставленная цель достигается тем, что в устройство, содержащее коммутатор, группы информационных входов и выходов которого являются соответственно группами информационных входов и выходов устройства, блок выбора приоритета, соединенный группой информационных входов с группой выходов блока дешифрации требуемых соединений, и блок информации возможных соединений, введен ре- 16 гистр адреса, причем группы информационных и управляющих выходов блока выбора приоритета подключены соответственно к группе адресных входов коммутатора; и первым разрядам группы информационных is выходов устройства, а первый и второй управляющие входы - соответственно к входу сборки и входу разборки устройства, группа адресных входов устройства подключена к группе информационных вхо- 26 дов блока дешифрации требуемых соединений и группе ийформационных входов блока шифрации возможных соединений, груп-. па выходов которого соединена с группой управляющих входов блока дешифрации тре- буемых соединений, синхронизирующий вход — с первым входом синхронизации устройства, а информационный вход - с выходом регистра адреса, информационный и синхронизирующий входы которого подключены соответственно к адресному и второму синхронизирующему входам устройства, а. также тем, что блок шифрации возможных соединений содержит распределитель, соединенный тактовым вхо 35 дом с синхронизирутсщим входом блока, а группой выходов — с группой входов дешифратора состояний распределителя, групп схем сравнения, и rpyrat триггеров и и элементов И, причем единичные — 46 входы триггеров i -ой группы (1 = l,п соединены с выходами соответствующих схем сравнения той же группы, единичные выходы - с соответствующими информационными входами j -го элемента И, 45 а нулевые входы - с управляющими входом и выходом распределителя, первые и вторые информационные входы схем сравнения i --той группы соединены соответственно с i -тым входом группы информационных входов блока и соответствук шими разрядами информационного входа блока, а управляющие входы с группой выходов дешифратора состояний распределителя, выходом соединенного с управ ляюшими входами элементов И группы и тем. что блок выбора приоритета содержит m узлов приоритета, соединенных соответственно информационными и двумя

14 4 управляющими входами с группой информационных входов блока и первым, и вторым управляющими входами блока, m групп триггеров и щ групп элементов И, причем входы и выходы триггеров j -ой группы (j = l,m ) соединены с группой выходов и группой входов j --го узла приоритета, управляющий выход и третий . управляющий вход которого соединены соответственно с первым входом первого элемента И и первым выходом второго элемента И j -ой группы, первый вход которого соединен с вторым управляющим

I входом блока, а второй вход - с выходом первого элемента И j-ой группь, и 1 -тым выходом управляющих выходов блока, второй вход второго элемента И -ой группы подключен к первому управляющему входу блока.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2схема работы устройства в мультипроцессорной системе; на фиг. 3 — алгоритм синхронизации системы и устройства при установлениях и разрывах соединений; на фиг 4 - функциональная схема узла приоритета.

Устройство содержит (фиг. 1 ) коммутатор 1, включающий матрицу ключевых элементов И 2, блок 3 выбора приоритета, cîñòîÿùèé из триггеров 4 групп, узлов 5 приоритета и элементов И 6 и

7 групп, блок 8 шифрации возможных соединений, блок 9 дешифрации требуема к соединений грутшу 10 адресных входов, устройства входов l l сборки и разборки

1 2 устройства, группу из и информационных входов l 3 устройства по P -разрядов каждый, группу из m информационных выходов 14 устройства по Р разрядов каждый, регистра 15 адреса, адресный вход 1 6, синхронизирующие входы 1 7 и

1 8 устройства.

Блок 8 шифрации возможных соединений включает распредечитель 19, дешифратор 20, л групп схем 21 сравнения и триггеров 22, группу И 23 элементов.

В примере использования устройства в мультипроцессорной системе (фиг. 2) показаны процессоры 24 и блока 25 памяти, причем процессоры 24 объединены в секции 26, а блоки 25 памяти в секторы

27. Группы информационных выходов 28 процессора и входы 29 блоков 5 памяти соединены с группами информационных входов 13 устройств (модулей) 30 обмена

Процессоры 24 соединены при помощи шин 31 - 33 управляющими входами 11 и 12 и сннхроннзируюшим входом

18 устройства 30, а также между собой . с помощью межсекционных шин 34 и внутрисекционных шин 35 синхронизации.

Каждый узел 5 синхронизации (аля случая п =4) содержит (фиг. 4) эле-. менты И 36 - 42, элементы ИЛИ 43 и

44, элементы И 45 - 48, элементы

ИЛИ 49, элемент 50 задержки, элемент

И 51, триггер 52, элементы ИЛИ 53—

56 и элементы И 57. . 10

Устройство работает следующим образом.

Каждое устройство 30 предназначено для коммутации Q информационных разрядов от 1 источников на т прием- t5 ников. В рассматриваемом примере источниками являются процессоры 24, а приемниками - блоки 25 памяти, а передача информации осуществляется от процессоров к блокам памяти. Для двунаправленного 20 обмена, требующего передачи информации и отоблоков памяти в процессоры, устанавливаются дополнительные устройства 30 с обратным направлением передачи по коммутируемым шинам, управление которых осуществляется также от процессоров по тем же управляющим вхоаам (не показаны).

Каждый модуль 30 коммутирует ровно

8 разрядов. В случае, если разрядность 30 процессора превышает число, то расширение числа коммутируемых шин осуществляется установкой дополнительных модулей 30, причем адресные 10, синхрэнизирующие 18 входы и входы 11 сборки з и разборки 12 дополнительных модулей соединяются с одноименными входами основного, информационные входы 13 — с различными непересекающимися разрядными шинами 28 процессора 24, а информа-40 ционные выходы 14 — с различными непересекающимися шинами соответствующе го блока памяти. На фиг. 2 показан вариант включения модулей 30 аля каждой пары процессор 24 - блок 25 памяти, что обеспечивает коммутацию шин и передачу Q f, -разрядного слова.

При генерации системы в регистр 15 по входу 17 вводится адрес блоков 25 памятй, которые обслуживает данная груапа модулей.

При обращении к конкретному блоку 25 процессор устанавливает на вхоае 13 информационное слово, а на исоае 10— адрес блока 25. Блок 8 определяет, возмож$5 но ли соеаинение запросившего процессора с необходимым ему блоком памяти через данный модуль. Если адрес требуемого блока памяти совпадает с айресом, содер

5 955014 6 жащимся в регистре 1 5, то на одном из выходов, а именно на выходе,,соответствуютцем номеру .требуемого блока 25 в данном секторе, появляется сигнал.

Этот сигнал транслируется в соответствующий процессору аешифратор 9, с выхода которого сигнал поступает на один из входов узлов 5. Возможно одновременное обращение нескольких процессоров 24 одного сектора к одному и T îìó же блоку 25 памяти. При этом на выходе блока 8 появится несколько сигналов. Если хотя бы два an: реса от процессоров на вкоаах 10 совпадают, то на один и тот же узел 5 поступят сигналы запроса. Узел 5 выделит иэ этих запросов старший и включит соответствующий триггер 4, сигнал с выхода которого разрешит установление соединения между процессором и блоком 25 через группу ключевых элементов И 2.

Если несколько процессоров одновременно обращаются к разным блокам памяти, то каждый из узлов 5 включит соответствующие триггеры 4 и разрешит установление требуемых соединений.

В примере (фиг. 4) конструктивная реализация блока 8 соответствует случаю многоступенчатой работы блока 8, Ф что позволяет сократить объем регистра

15 и число шин адресного входа 10.

Адрес, содержащийся в регистре 15, сопоставляется- в схемах 21 сравнена с адресом на вхоаах 10, причем каждая схема 21 сравнения одной группы ориентирована на анализ одного и только одно го P-разрядного кода, появляющегося на каждом такте на входе 10. Процесс синхронизации процессора и выбор адреса в блоке 8 осуществляется следующим образом.

Если в некоторый начальный момент времени один или группа процессоров 24. секции начали устанавливать связь с блоками 25 памяти, то шина 35 стано» вится активной и потенциал на ней в сле дующий момент времени не позволит остальным неактивным процессорам начать также поиск соединительных путей (фиг. 3). Это время равно у+1 тактам, в течение которых активные процес соры формируют импульсы на шине 33, связанной с входами 18 моаулей, где у - число секций процессоров, а число ступеней расшифровки адреса. По первому импульсу на входах 18 активные процессоры секции формируют р -разрядный код на выходах 28, связанных с входами 10 модулей. Таким образом, импульс с вхоаа 18 в каждом модуле

7 955014 8 запишется в первый разряд распредели- Сообщением или началом этого процесса теля 19 и возбудит первый выход дешиф,для них явится активизация шины 34 ратора 20, потенциал с которого под- (фиг. 3), возбуждение которой осуществит готовит в первые схемы 21 сравнения любой активный процессор. Тогда активными или обменными процессорами в сек5

Первый элемент кода адреса на входах циях воэбудятся шины 31. Импульс с

10 сравнивается на схемах 21 сравне- каждой из них пос упит на входы 12. ния с первым Р»разрядным фрагментом Со входа 12 в каждом моцуле сигнал прикода в Регистре 15. Если он совпадает. дет на узлы 5. то перебросятся в единичное состояние Фиксация соединения произойдет толь соответствующие триггеры 22 . Далее ко после переключения в узле 5 (фиг. 4)

1 по второму импульсу на входах 18 актив- одного иэ триггеров 4 в единичное состояные процессоры формируют на тех же ши- ние, а разрыв соединения цроисхоцит при нах 28, второй р -разрядный код адреса, сбросе их в нулевое состояние. который также поступает Ra те же са- Итак, с приходом импульса на вход 12 мые входы 10. При этом второй импульс возбудятся входы элементов И 37, И 39, с входа 18 изменит состояние Распредели И 40, И 42, И 45, И 47, И 48 узла 5, теля 19, вследствие чего возбудится вто- причем элементы И 37, И 39, И 42, рой выход шифратора 20, который подгото- И 47 используются либо для предваривит к работе вторые схемы 21 сравне„. тельного Разрыва соединения перед тем, ния, на которых будет сравниваться вто как п с роить новый путь, ли о когда

2. б а

Рой р-Разрядный фрагмент кода регистра процессор закончил обмен. Тогда на вто1 5 с вторым элементом кода адреса на Рой вход одного иэ этих элементов с соотвхоцах 10. При совпадении этих кодов ветствующего дешифратора 9 придет отперебрасываются в единичное состояние zg крывающий их потенциал и сигнал с выопределенные триггеры 22 . Aíaäîãè÷ хода 12 пройдет через один открытый

Т ным образом этот процесс настройки по . элемент И 37, И ЗЬ, И 42, И 47 и пооторяется и далее. При атом выбор нуж . тУпит на соответствующий вход одного из ного сектора 27 произойдет на t ом так„элементов ИЛИ 53 - ИЛИ 56; Сигнал с те в момент, когда в группе (или груп ЗО элементов ИЛИ 53 -. ИЛИ 56 перебраНах) будут переброшены в единичное сос- сывает один иэ триггеров 4 в нулевое тояние все 4 триггеров 22, потенциалы выходов которых откроют соответствую- Если с данным комплектом памяти щий элемент И 23. осуществляет связь процессор, имеющий

В следующий 4 +1-й момент време». более низкий приоритет, чем тот активни по сигналу на входах 1 8 с последнего ный процессор, который собирается уставыхода дешифратора 20 сформируется по- новить новое соединение, сработает один тенциал, который разрешит прохождение иэ элементов И 40, ИЛИ 43, И 45, через подготовленный элемент И 23 са ИЛИ 44, И 48, сигнал с которых пройf нала на управляющий вход соответствую- дет через один иэ элементов ИЛИ 53щего дешифратора 9. Далее на этот же ИЛИ 56 и перебросит в нулевое состоядешифратор 9 с активного процессора че- ние соответствующий триггер 8 (здесь рез входы 10 модуля поступит последний предполагается, что приоритет растет с в эФой серии р -разрядный код, который уменьшением номера процессора). Поэвыберет нужный блок памяти в найденном тому сигнал с выхода дешифратора 91 ранее секторе за счет возбуждения соот - открывает все остальные элементы И 40, ветствующего выхода включенного дешиф- через элемент ИЛИ 43, элемент И 45 ратора 9. Причем активные процессоры . и через элемент ИЛИ 44, элемент И 48. далее удерживают сигналы на входах 10, Далее сигнал с выхода цешифратора 91 возбуждая постоянно выход дешифратора g через элементы ИЛИ 43, ИЛИ 44 откры56 сигнал с выхода которого идет на вход вает элементы И 45, И 48, а сигнал с блока узла 5. выхоца цешифратора 9 через элемент

Затем активные и те обменные про- ИЛИ 44 - элемент И 48. Кроме этого, цессоры секции, которые уже ведут обмен элементы И 40, И 45, и И 48 будут информацией с комплектами памяти, нач- . открыты только тогда, если на их последнут процессоры фиксации и Разборки сое ние входы поступит сигнал с элемента

И аинительных путей (СП) в результате 50 задержки. Формирование цанного сигпоочередного формирования импульсов нала происходит хотя бы при одном вклюна входах 11 и 12 модулей коммутатора. ченном триггере 4, единичный сигнал с единичных выходов которых приходит на элемент ИЛИ 49 и образует потенциал на входе алемента 50 задержки.

Далее активными или обменными процессорами в левой крайней секции (предположим в первой 26., на фиг. 2 и 3) возбуждается шина ЗЗ, а в остальных секциях 261, 26,..., 26у появляется вновь сигнал на шинах 31. Тогда, в модулях, связанных с первой секцией 26 10 возбудятся входы 11. При атом (фиг. 4) сборка соединения будет происходить следующим образом.

Сигнал с входа 1 1 поступает предварительно на элементы И 57, И 51, ко 35 торые определяют разрешение СП установленин соединения с данным блоком памяти. Так, на второй вход элемента И 57 приходит высокий потенциал с нулевого выхода триггера 52, который находится 20 в нулевом состоянии тогда, когда к данному блоку 25 нет обращения со сторс ны процессора, находящегося в более младшей цо номеру секции. В нашем случае в первом столбце, связанном с пер- 2$ вой секцией, имеющей самый высокий приоритет, триггер 52 всегда будет нахо диться в нулевом состоянии. Следователь но, сигнал, пройдет через открытый алемент И 57 и поступит на входы элемен- зе тов И 36, И 38, И 41, И 46, на вторые входы которых поступает сигнал с соот ветствующего дешифратора 9. Так, если с первого дешифратора 9„приходит сигнал на элемент И 36, то на его прямом выходе появляется импульс, который перебросит через единичнь и триггер 4, и тем самым зафиксирует соединение.

Одновременно с этим на инверсном выходе элемента И 36 появится нулевой потенциал, который поступит на входы остальных элементов И 38, И 41, И 46, и тем самым их заблокирует. Таким образом, если к данному блоку памяти в этот же момент попытается подключить ся процессор из первой, секции с меньшим приоритетом, то он не сможет зафикси» ровать соединение. Аналогичным образом нулевой сигнал с инверсного выхода

И 38 закрывает остальные элементы

И 41, И 46, а нулевой сигнал с инвероИ ного выхода И 41 блокирует только пооледний элемент И 46.

После того, как будут установлены соединения для процессоров из первой секции, в каждом узле 5 для включен» ных блоков памяти возбудится выход эле . мента ИЛИ 49. Сигнал с него откроет соответствующий элемент И 6, с выхо9 955014 10 да которого сигнал возбудит, скажем вы ход l4< и шину 29„, которая подключена к первому задействованному блоку

25. Сигнал с шины 29. через выход 14 в остальных модулях поступит на входы элементов И 7, которые открыты сигналом с входа 12, так как в остальных секциях, кроме первой, возбуждены шины

31. Теперь в них сигнал с выхода элемента И 7 поступит на второй вход И 51 узла 5. На инверсном входе элемента

И 51 отсутствует сигнал с входа 11 и тем самым элемент И 51 открыт и через

1 него перебросится в единичное состояние триггер 52. Причем переброс триг геров 52 произойдет только в тех узлах 5, которые относятся к задействованному первому блоку памяти и подключены к шине 29„.

Потенциал с единичного выхода триггера 52 через элементы ИЛИ 53ИЛИ 56 перебросит триггеры 4 в нулевое состояние и тем самым отключит про» цессор, находящийся в секции с меныцим приоритетом и работающего с данным блоком памяти. В свою очередь, нулевой потенциал с нулевого выхода триггера 52 закроет элемент И 57 и не позволит ю лее собирать соединение с данным блоком

25 для процессоров с меньшим приоритетом в других секциях.

В дальнейшем во второй секции активными или обменными процессорами возбуждается шина 33, а в остальных секциях, т. е. третьей, четвертой и т. д.шина 31. Процессы сборки или разборки соединения с помощью узлов 5 будут пов торяться. В последней секпии 26 у в момент t + y возбудится только шина 33 и установятся соединения для процессо ров с самым низким приоритетом. После этого во всех секциях возбудятся шины 32, сигнал с которых поступит на входы 18 модулей. В каждом модуле (фиг. 1) по этому последнему сигналу в (4 t у +1)-й момент времени сформируется сигнал на последнем выходе распределителя 19. Он сбросит в нулевое состояние все триггеры 22 и с их помощью триггеры 4 узлов 5 и сбросится сам. На этом процессы сборки и разборки соединений будут закончены, после чего снимутся сигналы со всех шин 35 и 34. Таким образом, процессоры 2Ф вновь могут начать новый цикл поиска сборки или разборки соединений между процессорами и блоками памяти.

Таким образом, предлагаемое устройство обеспечивает одновременные cas

9550 зи между различными парами вход-выxoll, что сокращает аппаратурные затраты и повышает его пропускную способность. Кроме того, возможность наращивания устройства путем параллельного подключения отдельных модулей или комплектов модулей позволяет увеличить как разрядность коммутируемых слоев, так и число приемников и передатчиков, что обеспечивает устройству расширение об- 10 ласти применения.

Формула изобретения

1$

1. Устройство для обмена информацией, содержащее коммутатор, группы информационных входов и выходов которого являются соответственно группами ин, формационных входов и выходов устрой- 10 ства, блок выбора приоритета, соединенный группой информационных входов с грутцтой выходов блока дешифрации требуемых, соединений, и блок информачии возможных соединений,о т л и ч а ю щ е е -,ц с я тем, что, с целью сокрашения аппаратурных затрат, в него ввецены регистр адреса, причем группы информационных и управляющих выходов блока выбора присьритета подключены соответственно к груп-Зц пе адресных входов коммутатора и первым разрядам группы информационных выходов устройства, первый и второй управляющие входы - соответственно к входу сборки и входу р зборки устройства 33 группа адресных входов устройства подключена к группе информационных входов блока дешифрации требуемых соединений и первой группе информационных входов блока шифрации возможных соединений, группа выходов которого соединена с группой управляющих входов блока дешифрации требуемых соединений, синхронизирующий вход - с первым входом синхронизации устройства, а информационный входс выходом регистра адреса, информацион« ный и синхронизирующий входы которого подключены соответственно к адресному и второму синхронизируюшему входам устройства.

2. Устройство по п. 1, о т л и ч аю щ е еся тем,,что блок шифрации возможных соединений содержит распредеl4 2 литель, соединенный тактовым входом с синхронизирующим входом блока, а группой выходов — с группой входов цешифратора состояний распределителя, и групп схем сравнения, и групп триггеров и и элементов И, причем единичные входы трит геров 1 — и групп (1 =l,ï ) соединены с выходами соответствующих схем сравнения той же группы, единичные выходы « с соответствующими информационными входами 1-го элемента И, а нулевые входы - с управляющими входом и выходом распределителя, первые и вторые информационные входы схем сравнения

-й группы соединены соответственно с 1 -м входом группы информационных входов блока и соответствующими разряцами информационного входа блока, а управляющие входы - с группой выходов дешифратора состояний распределителя, выходом соединенного с управляющими входами элементов И.

3. Устройство по п. 1, о т л и ч а— ю щ е е с я тем, что блок выбора присьритета содержит v узлов приоритета, соединенных соответственно информационными и двумя управляющими вхоцами с группой информационных входов блока и первым и вторым управляющими входами блока, т rpyrm триггеров и 1м групп элементов И, причем входы и выходы триггеров j --й "группы (1 =l,m ) соединены с группой выходов и группой входов j -го узла приоритета, управляющий выход и тре.тий управляющий вход которого соединен соответственно с первым входом первого элемента И и первым выходом второго элемента И 1-й группы, первый вход которого соединен с вторым управляющим входом блока, а второй вход - с выходом первого элемента U j-й группы и

j -м выходом группы управляющих выходов блока, второй вход второго элемента И j -й группы подключены к первому управляющему входу блока.

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР по заявке % 2820342/18-24, кл. g 06 F 3/04, 1979.

2. Авторское свидетельство СССР по заявке % 2622820/1 8-24, кл. С 06 F 3/04, 1978 (прототип).

955014

Составитель В, Вертлиб

Рейактор H. Ковалева Техреду Л.Пекарь Корректор С. Шекмар

Заказ 6436/51 . Тираж 731 Поцписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская:наб., g. 4/5

Филиал ППП""Патент", г, Ужгороа, ул. Проектная, 4