Устройство для вывода произвольно изменяющейся функции

Устройство для вывода произвольно изменяющейся функции

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 040880 (21) 2967535/18-24 tS1) М. КЛ.З

G F5/04 с присоединением заявки ¹â€” (23) Приоритет—

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 300882.Бюллетень ¹ 32

Дата опубликования описания 300882 (53) УДК681. 327. 11 (088.8)

Ф" ".Ф : ъ

Ю. В. Ерофеев, я, А, Иваненко, А. Г. Каши, A. Фс. Михайлова, Л.Г.Перекопный и И.С.Шандрин "..1.„ ь, (72) Авторы изобретения

Опытно-конструкторское бюро "Теплоавтома ": (71 ) За яв ит ель

t 54) УСТРОЙСТВО ДЛЯ ВЫВОДА. ПРОИЗВОЛЬНО

ИЗМЕНЯЮЩЕЙСЯ ФУНКЦИИ

Изобретение относится к автоматике и вычислительнойтехнике, может использоваться в комплексах для автоматических испытаний машиноСтроительных конструкций и предназначено для формирования любой. периодической функции, в том числе синусоидальной, прямоугольной, треугольной, трапецеидальной и других.

Известно устройство, содержащее генератор тактовых импульсов, адресный счетчик, ЗУ и цифро-аналоговый преобразователь (1J .

Недостатком указанного устройства является ограниченность области применения, заключающаяся в невозможности изменения вида генерируемой функции, а также ее параметров, например, частоты, фазы и амплитуды.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее генератор, нестраиваемый делитель, адресный счетчик, ПЗУ, цйфро-аналоговый преобразователь и схему изменения амплитуды )2j .

Недостатки известного устройства невозможность изменения вида генерируемой функции и отсутствие режимов ,выхода на заданную фазу и возвращения в исходное состояние, необходимых для безударной работы испытательных стендов, режима разового выполнения цикла, а также отсутствие управления от вычислительного комплекса.

Цель изобретения — расширение области применения устройства путем изменения вида и фазы генерируемой функции.

Поставленная цель достигается тем, что в устройство, содержащее генератор тактовых импульсов, выход которого соединен с первым входом делителя частоты, второй вход которого соединен с первым входом первого счетчика, выход которого соединен с первым входом блока памяти и цифро-аналоговый преобразователь, введены блок формирования команд, второй и третий счетчики и блок адресной выборки, первый выход которого соединен с вторым входом делителя частоты, первыми входами .первоro и второro счетчиков и блока формирования команд, второй, третий и .четвертый входы которого

25 соединены соответственно с вторым, третьим и четвертым выходами блока адресной выборки, пятый выход которо-. го соединен с пятым входом блока формирования команд, третьим входом де30 лителя частоты, вторыми входами пер955024 группы соединен с четвертым входом первого элемента И и первым входом второго триггера, выход пятого элемента И первой группы соединен с пятым входом первого элемента И и шестым выходом блока, выход шестого элемента И первой группы соединен с шестым входом первого элемента И и седьмым выходом блока, выходы первого и второго элемента И второй группы соединены соответственно с седьмым и восьмым входами .первого элемента И и третьим и четвертым выходами блока, выход первого элемента И череэ второй элемент И соединен c первым входом третьего элемента И, второй вход которого соединен с выходом третьего элемента И aaорой группы и вторым входом первого триггера, второй вход второго триггера соединен с одним входом блока, третьи входы первого и второго триггеров соединены с третьим выходом первого формирователя сигналов и пятым выходом блока, входы первого,-вторего и третьего формирователей сигналов соединены с соответствующими другими выходами блока, выход второго формирователя сигналов соединен с первым выходом блока, выход третьего формирователя сигналов соединены с соответствующими входами дешифратора, выход третьего элемента И соединен с входом четвертого элемента И, выходы первого и второго триггеров соединены с соответствующими входами пятого элемента И, выходы четвертого и пятого элементов И соединены с соответствующими другими выходами блока.

Блок формирования команд содержит третий, четвертый и пятый триггеры, шестой, седьмой, восьмой, девятый, десятий, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый, двадцать второй, двадцать третий, двадцать четвертый, двадцать пятый, двадцать шестой эле менты И и- регистр, одни входы которого соединены с первым входом блока, а другой вход — с вторым входом блока, пятый вход которого соединен с первым входом шестого элемента И, третьим входом регистра, первыми входами третьего и четвертого триггеров,. выход третьего триггера соединен с первым входом седьмого элемента И, второй, третий и четвертый входы которого соединены с соответствующими первым, вторым и третьим выходами регистра, четвертый выход которого соединен с первыми входами восьмого и девятого элементов И, а пятый выход .соединен с первыми входами десятого и одиннадцатого элементов И и вторым входом восьмого элемента И, выход ко5 торого соединен со входом двенадцатового и второго счетчиков и первым входом третьего счетчика, третий и четвертый входы второго счетчика соединены соответственно с первым и вторым выходами блока формирования команд, третий выход которого соединен с вторым входом третьего счетчика, первый выход которого соединен с входом цифро-аналогового преобразователя, выход которого является одним выходом устройства, второй и третий 10 выходы третьего .счетчика соединены соответственно с шестым и седьмым входами блока формирования команд, четвертый и пятый выходы которого соединены с четвертым и пятым Входа- 15 ми делителя чаСтоты, первый выход которого соединен с восьмым. входом. блока формирования команд, а второйс одним входом блока адресной выборки и девятым входом блока формирования команд, шестой и седьмой выходь которого соединены соответственно с третьим и-четвертым входами третьего счетчика, пятый axод которого соединен с выходом блока памяти, а шестой вход — с восьмым выходом блока формирования команд и третьим входом первого счетчика, четвертый вход которого соединен с шестым выходом блока адресной выборки, седьмой выход которого соединен с пятым входом второго счетчика и вторым входом блока памяти, третий вход которого соединен с первым выходом второго счетчика, второй и третий выходы которого соединены соответственно с десятым и 35 одиннадцатым входами блока формирования команд, шестой вход делителя частоты соединен с восвмым выходом блока адресной выборки, другие входы и выходы которого являются соответству-40 ющими входами и выходами устройства.

Блок адресной выборки содержит первую и вторую группы элементов И, дешифратор, первый, второй и третий формирователи сигналов, первый, вто- 45 рой, третий, четвертый и пятый элементы И, первый и второй триггеры, ° первые входы элементов И первой группы соединены с соответствующими выходами дешифратора, а вторые входы— с первым выходом первого формирователя сигналов, первые входы элементов И второй группы соединены с соответствующими выходами дешифратора, а вторые входы — с вторым выходом первого формирователя сигналов, выход первого элемента И первой группы соединен с восьмым выходом блока и первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И первой группы и 60 вторым выходом блока, выход третьего элемента И первой группы соединен с третьим входом первого элемента И и первым входом первого триггера, выход четвертого элемента И первой 6

955024

Устройство для вывода произвольно изменяющейся функции (фиг.1) содержит блок 1 (блок адресной выборки, 1 обеспечивающий управление от вычисли тельного комплекса и осуществляющий адресную выборку данного устройства, 15 ввод исходной информации о значении начальной фазы, частоты, дискретных значений реализуемой функции, выработ. . ку управляющих сигналов по обмену информацией с вычислительным комплексом); блок 2 (генератор тактовых импульсов); блок 3 (настраиваемый делитель частоты, обеспечивающий изменение частоты генерируемой функции); блок 4 (блок формирования команд для занесения в блок памяти дискретных значений реализуемой функции, выхода на заданную фазу, многократного генерирования заданной функции, возврата в.исходное состояние и генерирования одиночного цикла); блок 5 (первый адресный счетчик, необходимый для задания адреса ячейки памяти при вводе дискретных значений реализуемой функции и задания начальной фазы генерируемой функции); блок 6 (второй счетчик информации, предназначенный для ввода дискретных значений реализуемой функции в блок памяти); блок 7 (третий счетчик, предназначенный для вас поминания и вывода дискретных значе4О ний генерируемой функции, считываемых из блока памяти); блок 8 (блок памяти, предназначенный для хранения дискретных значений реализуемой функции); блок 9 (цифро-аналоговый пре45 образователь, преобразующий цифровой код в унифицированный сигнал напряжения постоянного тока); входы 10-14 устройства; выходы 15-17 устройства.

Блок 1 адресной выборки (фиг.3)

5О содержит первый формирователь 18 сигналов, второй формирователь 19 сигналов, третий формирователь 20 сигналов, дешифратор 21, элементы И 22-27 первой группы,. элементы H 28-30 вто55 Рой гРУппы, пеРвый элемент 31 И,Первый триггер 32, второй триггер. 33, второй элемент 34 И, третий элемент

35 И, четвертый элемент 36 И, пятый элемент 37 И.

Блок 4 формирования команд (фйг.4) содержит регистр 38, третий триггер

39, четвертый триггер 40,. пятый триггер 41, шестой элемент 42 И, седьмой .элемент 43 И, восьмой элемент 44 И, девятый элемент 45 И, десятый элемент

65 46 И, одиннадцатый элемент 47 И, двего элемента И, вторуам входом шестого элемента И и первым входом пятого триггера, второй вход которого соединен с выходом шестого элемента И, третий и четвертый входы которого соответственно соединены с десятым и шестым входами блока, девятый вход которого соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом седьмого элемента И, а выход соединен со вторыми входами третьего и четвертого триггеров, выходы четвертого триггера соединены соответственно с четвертым и пятым выходами блока, а третий вход с третьим входом блока, четвертый вход которого соединен с третьим входом третьего триггера, а восьмой вход — с вторыми входами девятого и десятого элементов И и первым входом четырнадцатого элемента И, второй вход которого соединен с выходом двенадцатого элемента И, а выход — с восьмым- выходом блока, первый выход которого соединен с выходом пятнадцатого элемента И, первый вход. которого соединен с одиннадцатым входом блока, входом шестнадцатого элемента

И и первым входом семнадцатого элемента И, выход которого соединен с первым входом восемнадцатого элемента И, второй вход которого соединен с выходом двенадцатого элемента И, первый вход которого соединен с первым входом двадцатого элемента И и выходом двадцать первого элемента И, вход которого соединен с выходом десятого элемента И, третий вход которого соединен с выходом пятого триггера и.третьим входом девятого элемента И, выход которого соединен вторым входом пятнадцатого элемента

И, первым входом двадцать второго элемента И и входом двадцать третьего элемента И, выход которого соединен со вторым входом семнадцатого элемента И и первым входом двадцать четвертого элемента И, второй вход которого соединен с выходом шестнадцатого элемента И и вторыми входами двадцать второго и одиннадцатого элементов И, выходы которых соответственно соединены с вторым и седьмым выходами блока, третий выход которого соединен с выходом восемнадцатого элемента И, а шестой выход соединен с третьим входом одиннадцатого элемента И и выходом двадцать пятого элемента И, первый вход которого соединен с выходом двадцать четвертого элемента И, а второй вход — с выходом двадцатого элемента И, второй вход которого соединен с седыым входом блока и входом двадцать шестого элемента И, выход которого соединен с вторым входом девятнадцатого элемента И.

На фиг.1 представлена структурная схема предлагаемого устройства для вывода произвольно изменяющейся функциир на фиг.2 — временная диаграмма работы устройства; на фиг.3-5 и 6 варианты технической реализации соответственно блока адресной выборки, блока формирования команд, второго и третьего счетчиков.

955024 надцатый элемент 48 И, тринадцатый элемент 49 И, четырнадцатый элемент

50 И, пятнадцатый элемент 51 И, шестнадцатый элемент 52 И, семнадцатый элемент 53 И, восемнадцатый элемент

54 И, девятнадцатый элемент 55 И, двадцатый элемент 56 И, двадцать первый элемент 57 И, двадцать второй элемент 58 И, двадцать третий элемент

59 И, двадцать четвертый элемент 60 И„ двадцать пятый элемент 61 И, двадцать10 шестой элемент 62 Vi.

Второй счетчик б (фиг.5) состоит из элементов 63 и 64 И, триггера 65, счетчиков бб и 67, формирователя 68 сигналов и элемента 69 И. 15.

Третий счетчик 7 (фиг. 6) состоит из элемента 70 задержки, элементов

71-73 И, триггера 74, счетчиков 75 и 76 и элементов 77 и 78 И.

Устройство работает следующим образом.

В начале работы сигнал установки в исходное состояние (УСТ), поступая в блок 1 с входа .14 устройства, устанавливает его в исходное состояние:.

С соответствующего выхода блока 1 сигнал установки поступает на блоки

3-7.

При этом в блоке 3 осуществляется установка в нулевое состояние регист-. ра хранения коэффициента деления.

В блоке 4 производится установка в нулевое состояние регистра информации и обеспечивается блокировка прохождения тактовой частоты. В блоке 5 35 сигнал установки устанавливает адресный счетчик в нулевое состояние.

В блоке б сигнал установки приводит в нулевое состояние счетчик информации„ а в блоке 7 приводит выход-40 ной счетчик в состояние, соответствующее нулевому. значению реализуемой

Функции.

Перед режимом генерирования заданной функции осуществляется подготовительный режим занесения в блок памяти дискретных значений реализуемой . Функции.

В указанном режиме через адресные входы 11 устройства сигналы АДР, coofветствующие адресу А4, соответствующие адресу А4, поступают на вход блока 1.

После чего через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие фазе реализуемой функции (адресу ячейки памяти, в которую записывается дискретное значение реализуемой функции) поступают на вход блока 1, где усиливаются и с первой группы информа- ОО ционных выходов блока 1 выдаются на группу информационных входов блоков

3;б..

На вход 12 устройства подается управляющий сигнал ВД4, проходящий 65 в блок 1. Этот сигнал совместно с адресным сигналом А 4 формирует в блоке 1 командный сигнал А4 ВД4, поступающий с шестого выхода блока

1 на четвертый вход блока 5. Этот сигнаЛ проходит на управляющий вход адресного счетчика, обеспечивая занесение в него информации. По сигналу А4 и ВД4 в блоке 1 формируется сигнал асинхронного ответа OTB поступающий на выход 15 устройства;

После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов.

Сигналы с группы адресных выходов адресного счетчика блока 5 поступают на группу адресных входов блока 8.

После этого осуществляется занесение дискретных значений реализуемой функции.

При этом через адресные входы 11 устройства на блок 1 подаются сигналы, соответствующие адресу. A 5. После чего через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие дискретному значению реализуемой функции, поступают на вход блока 1, где усиливаются и с группы информационных выходов блока 1 выдаются на группу информационных входов блоков 3-6.

На вход 12 устройства подается управляющий сигнал ВД4, который проходит в блок 1. Этот сигнал совместно с сигналом А5 формирует в блоке 1 командный сигнал А5 А ВД4, поступающий с седьмого выхода блока 1 на пятый вход блока б и второй вход блока 8.

Этот сигнал проходит на управляющий вход второго счетчика информации, обеспечивая занесение дискретного значения реализуемой функции в счетчик информации. Сигналы с первой группы информационных выходов блока б поступают на третью группу информационных входов блока 8.

По сигналу А5 А ВД4, поступающему с седьмого выхоца блока 1 на второй вход блока 8,. в последнем с задержкой t, формируется сигнал, осуществляющий запись дискретного значения реализуемой функции в соответствующую ячейку памяти блока 8 памяти.

Кроме того, по сигналу A5 A ВД4 в блоке 1 формируется сигнал асинхронного ответа ОТВ, поступающий на выход 15 устройства. После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов.

Аналогично описанному с изменением адресов ячеек памяти блока.8 от 0 до 255 происходит запись всех дис-. кретных значений .генерируемой функции.

В режиме выхода на заданную фазу осуществляется занесение заданной

955024

10

20

25 мандный сигнал АО А ВД4, поступающий с восьмого выхода блока 1 на шестой вход блока 3. По этому сигналу проис- З5 в регистр информации блока 3. По сигналу AO Л ВД4 в блоке 1 формируется сигнал асинхронного ответа, поступающий на.выход 15 устройства. 40

После выдачи укаэанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов.

Затем через адресные входы 11 уст- 45, ройства сигналы АДР, соответствующие адресу А1, поступают на вход блока 1.

Через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие второму слову констан,ты, определяющему режим работы устройства, поступают на. вход блока 1, где усиливаются и с группы информационных выходов блока 1 выдаются на группы информационных входов блоков

3-6.

С входа 12 устройства управляющий сигнал В Д4 проходит в блок 1 и совМестно с сигналом А1 формирует в блоке 1 командный сигнал А1 Л ВД4, поступающий через второй выход блока 1 на второй вход блока 4. Этот сигнал поначальной фазы и дискретного значения функции, соответствующего ей.

Кроме того, происходит ввод константы, задающей частоту, с которой осуществляется. выход на заданную фазу, и константы, определяющей режим работы. Выход на заданную фазу осу- ществляется по линейному закону. Начальная фаза и дискретное значение реализуемой функции, соответствукщее этой начальной фазе, заносятся аналогично описанному в предыдущем режиме в блоки 5 и 6 соответственно.

С второго выхода блока 6 сигнал, соответствующий знаку дискретного .значения реализуемой функции, поступает на десятый вход блока 4.

После этого через адресные входы

11 устройства на вход блока 1 поступают сигналы АДР, соответствующие адресу AO.

Через информационные входы 10 устройства информационные сигналы ИНФ, соответствующие первому слову константы, задающему частоту, поступают на вход блока 1, где усиливаются и с группы информационных выходов блока

1 выдаются на группы информационных входов блока 3-6. В блоке 3 они поступают на информационные входы регистра информации.

Управляющий сигнал ВД4, проходящий через вход 12 устройства в блок, совместно с сиГналом AO формируют коходит запись первого слова константы ступает в блоке 4 на управляющий вход регистра информации, обеспечивая запись второго слова константы в ре-. гистр информации и подготовляя блок 65

4 к режиму выхода на заданную фазу.

По этому же сигналу А1ЛВД 4 в блоке

1 формируется сигнал асинхронного ответа ОТВ, после выдачи которого происходит последовательное снятие управляющего, информационных и адресных сигналов.

Затем происходит формирование сигнала "Пуск". Через адресные входы 11 устройства на вход блока 1 по" ступают сигналы АДР, соответствующие адресу AO.

Управляющий сигнал ПРМ (прием):, проходящий через вход 13 устройства в блок 1, совместно с сигналом АО сформирует в блоке 1 командный сигнал

AOA ПРМ, поступакщий с третьего выхода блока 1 на третий вход блока 4. В блоке 4 формируется сигнал, выдаваемый с пятого выхода блока 4 на пятый

1вход блока 3, обеспечивая съем блокировки прохождения частоты. По сигналу AO ПРМ в блоке 1 формируется сигнал асинхронного ответа,.поступающий на выход 15 устройства. После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала ВД4, информационных ИНФ и адресных АДР сигналов.

Тактовые сигналы с выхода блока 2 поступают на первый вход блока 3. В блоке 3 осуществляется деление часто. ты на коэффициент деления, определяе ьмй первым словом константы, которое записано в регистре хранения коэффи-. циента деления. Полученная частота с первого выхода блока 3 поступает на восьмой вход блока 4. В режиме выхода на заданную фазу частота, проходя блок 4, поступает. в зависимости от записанного в блок 6 знака дискретного значения реализуемой функции, либо на первый и третий выходы, либо на второй и шестой выходы блока 4.

Так, если записанное дискретное значение — число положительное, то частота поступает с второго выхода блока 4 на счетный вход сложения счетчика информации (третий вход блока 6) и с шестого выхода блока 4 — на счетный вход вычитания выходного счетчика блока 7 (третий вход блока 7), Если записанное дискретное значение.число отрицательное, то частота поступает с первого выхода блока 4 на счетный вход вычитания счетчика информации (вход блока 6) и с.третьего выхода блока 4 на счетный вход сложения выходного счетчика (второй вход блока 7). Кроме того, если записанное . дискретное значение — число положительное, то на седьмом выходе блока

4 формируется сигнал, поступакщий через четвертый вход блока 7 на триггер знакового разряда счетчика информации и изменяющий его состояние, соответствующее нулевому значению реализуемой функции, на состояние, соот955024

12 ветствующее положительному значению реализуемой функции.

При достижении счетчиком информации нулевого значения генерируемой функции на третьем выходе блока Е формируется сигнал, поступакщий на одиннадцатый вход блока 4. Этот сигнал запрещает в блоке 4 прохождение частоты в блоки б и 7. При этом на первой группе ийформационных выходов выходного счетчика блока 7 фиксируется дискретное значение реализуемой функции, соответствующее начальной фазе. Указанное значение существует до конца развертки цикла (периода) частоты. По окончании цикла в блоке

3 формируется сигнал, который поступает с второго выхода блока 3 на девятый вход блока 4 и первый вход блока 1. По этому сигналу в блоке 4 формируется сигнал, поступающий с четвертого выхода блока 4 на четвертый вход блока 3 и обеспечивающий блокировку прохождения частоты в блоке 3.

Кроме того, с пятого выхода блока 4 на пятый вход блока 3 поступает сигнал, устанавливающий делитель частоты в нулевое состояние. В блоке 1 по сигналу, соответствующему концу цикла, формируется сигнал запроса прерывания ЗПР, поступающий на выход 16 устройства. По этому сигналу на адресные входы 11 устройства поступают сигналы АДР, соответствующие адресу

АЗ, а на вход 12 устройства — управляющий сигнал ВД4. Эти два сигнала в блоке 1 формируют сигнал АЗЬВД4, осуществляющий снятие, сигнала запроса прерывания.

В режиме многократного генерирования сигналов осуществляется занесение первого слова константы, зада ющего частоту генерирования, в блок

3 .и второго слова константы, определяющего режим работы, в блок 4. Занесение первого и второго слов константы производится аналогично описанному в режиме выхода.на заданную фа. зу. При этом блок 4 настроен на выполнение режима мноГократного генерирования., Затем, аналогично описанному в режиме выхода на заданную фазу, происходит формирование сигнала "Пуск".

По этому сигналу на четвертом выходе блока 4 появляется сигнал, поступающий на четвертый вход блока 3, обеспечивая съем блокировки прохождения частоты через блок З.Заданнаячастота. с первого выхода блока 3 поступает на восьмой вход блока 4. В режиме многократного генерирования частота, проходя блок 4, поступает с восьмого выхода блока 4 на счетный вход 3 блока 5, добавляя в него единицу, и на управляющий вход (шестой вход) блока 7, разрешая запись в счетчик выходной информации, считываемой из блока па мяти и поступающей с выхода блока 8 на пятую группу информационных входов блока 7. С первой группы информационных выходов блока 7 информация поступает на вход блока 9, где происходит преобразование цифрового ко да в аналоговый сигнал. Полученный аналоговый сигнал с выхода блока 9 поступает на выход 17 устройства.

Таким образом, с учетом начальной фазы обеспечивается последовательная вычитка информации из блока 8 с многократным повторением циклов. Ко- личество циклов считается в управляющем комплексе по количеству посту15 пивших в него запросов прерывания, .вырабатываемых в блоке 1 по сигналу окончания цикла аналогично описанному в режиме выхода на заданную фазу.

После отработки заданного колиур чества цИклов выдается команда "Оста-. нов" ° При этом через адресные входы

11 устройства сигналы АДР, соответст-.вующие адресу А1, поступают на вход блока 1. Со входа 13 устройства уп 5 равляющий сигнал ПРМ проходит в блок

1 и совместно с сигналом А1 формируют в блоке 1 командный сигнал А1 Л ПРМ, поступающий через четвертый выход блока 1 на четвертый вход блока 4.

По этому сигналу и сигналу об окончании цикла, поступающему со второго выхода блока 3 на девятый вход блока

4, в блоке.4 формируется сигнал, выдаваемый с четвертого выхода блока 4 на четвертый вход блока 3, обеспечиЗ5 вая блокировку прохождения частоты в блоке 3.

На первой группе информационных выходов выходного счетчика блока 7

40 при этом фиксируется дискретное значение генерируемой функции, соответствующее начальной фазе. С второго выхода блока 7 на седьмой вход блока

4 поступает сигнал, соответствующий

45 знаку дискретного значения генерируемой функции.

По сигиалу А1ЛПРМ в блоке 1 формируется сигнал асинхронного ответа, поступающий на выход 15 устройства.

50 После выдачи указанного сигнала происходит последовательное снятие управляющего сигнала IIPN и адресных сигналов АДР.

В режиме возврата в исходное состояние осуществляется занесение первого слова константы, определяющего скорость возврата в исходное состояние, в блок 3 и второго слова константы, определяющего режим работы устройства, в блок 4 аналогично описанному в режиме выхода на заданную фазу. При этом блок 4 настроен на вы. полнение режима возврата в исходное состояние.

Затем, аналогично описанному в ре.

45 жиме выхода на заданную фазу, проис13

955024 рывания, поступающий на выход 16 устройства.

Съем сигнала запроса прерывания производится по командному сигналу ходит формирование сигнала "Пуск".

По этому сигналу на четвертом выходе блоКа 4 появляется сигнал, поступающий на четвертый вход блока 3, обеспечивая съем блокировки прохождения частоты через блок 3; Заданная частота с первого выхода блока 3 поступает на восьмой вход блока 4. Проходя блок 4, частота, в зависимости от сигнала на седьмом входе блока 4, соответствующего знаку дискретного значения генерируемой функции, поступает на один из выходов третий или шестой блока 4.

Так, если записанное в блоке 7 дискретное значение — число положитель- 15 ,ное, то частота поступает с третьего выхода блока 4 на счетный вход сложения счетчика выходного (второй вход блока 7). Если записанное дискретное значение — число отрицательное, . 20 то частота поступает с шестого выхода блока 4 на счетный вход вычитания выходного счетчика (третий вход

1 блока 7) .

При достижении выходным счетчиком нулевого значения генерируемой функции на третьем выходе блока 7 формируется сигнал, поступающий на седьмой вход блока 4. Этот сигнал запрещает в блоке 4 прохождение частоты в блок 7. При этом на группе информационных выходов выходного счетчика блока 7 фиксируется нулевое значение генерируемой функции. По сигналу окончания цикла, поступающему с второго выхода блока-3 на девятый З5 вход блока 4 и первый вход блока 1, в блоке 4 формируется сигнал, поступающий с четвертого выхода блока

4 на четвертый вход блока 3, обеопечивающий блокировку прохожде- 40 ния частоты в блоке 3. В блоке 1 по сигналу окончания цикла формируется сигнал запроса прерывания, поступа.ющий на выход 16 устройства. Затем осуществляется снятие сигнала эапро- 45 са прерывания аналогично описанному в режиме выхода на заданную фазу.

В режиме одиночного цикла генерирования осуществляется занесение первого слова константы, определяющего частоту отработки одиночного цикла, в блок 3 и второго слова константы, определяющего режим работы устройства, в блок 4 аналогично описанному в реж"ме выхода на задан"ую 55 фазу. При этом блок 4 настроен на выполнение режима одиночного цикла.

Затем происходит формирование сигнала "Пуск", по которому на четвертом выходе блока 4 появляется сигнал,поступающий на четвертый вход блока

60 3, обеспечивая съем блокировки прохождения частоты через блок 3. Проходя блок 4, частота поступает с восьмого выхода блока 4 на счетный вход

:(третий вход) .блока 5 и на управляю- 65 щий вход (шестой вход) блока 7, обеспечивая генерирование сигнала анало". гично описанному в режиме многократного генерирования. По сигналу окончания цикла, поступакщему с второго выхода блока 3 на девятый вход блока

4 и первый вход блока 1, в блоке 4 формируется сигнал, поступающий счетвертого выхода блока 4 на четвертый вход блока 3, обеспечивающий блокировку прохождения частоты в блоке

3. В блоке 1 по сигналу окончания цикла формируется сигнал запроса. hpeрывания, поступающий на выход 16 устройства. Затем осуществляется снятие сигнала запроса прерывания аналогично описанному в режиме выхода на заданную фазу.

Блок 1 (фиг.3) работает следующим образом..

Интерфейсные сигналы адресные, информационные и управляющие поступают в блок через входные шинные формирователи 18-20. Формирование адресов

АО, Л1, А2, АЗ, А4, А4 и А5 производится в трехступенчатом дешифраторе

21, на входы которых подаются адрес.ные сигналй АДР, поступающие через шинный формирователь 18.

Формирование командных сигналов производится на элементах И 22,..., 30, на один из входов которых посту- . пают адресные сигналы AO A1, А2, АЗ, А4 и А5, а на второй — управляющий сигнал ВД4 (элементы 22,...,27) или сигнал ПРМ элементы 28,...,30).

Сигнал УСТ, проходя шинный формирователь 18, поступает на управляющие входы триггеров 32 и 33, устанавливая второй триггер (прерывания)

33 в состояние, при котором отсутствует сигнал запроса прерывания, а первый тригrep 32 (маски) в состояние, при котором установлена маска.

По командным сигналам АОЛВД4;

А1 ВД4р А2 ВД4; АЗлВД4; А4лВД4;А5АВД4

АОАПРМ; А1А ПРМ и А2п ПРМ элементами

31 и 34-36 формируется сигнал ответа ОТВ.

Для обеспечения работы с вычислительным комплексом в устройстве осуществляется установка и снятие маски запроса прерывания.

Сигнал об окончании цикла, выдаваемый с второго выхода блока 3 на девятый вход блока 4 (фиг.1), поступает на S-.âõîä триггера 33 (фиг.3), устанавливая его в единичное состояние. Сигнал с выхода второго триггера 33 поступает на первый вход пятого элемента И 37, а на второй — сигнал с выхода первого триггера 32 маски. Если маска снята, то с выхода блока 1 выдается сигнал запроса пре955024

A3 ВД4, поступающему íà R-вход триггера 33, устанавливая его в нулевое состояние.

Снятие маски производится по командному сигналу А2ЛПРМ, поступаю.щему на 5-вход триггера 32 маски,устанавливая его в единичное состояние.

Установка маски производится по командному сигналу A2hBg4, поступающему Hà R-вход триггера 32 маски, устанавливая его в нулевое состояние.

Блок 4 формирования команд (фиг.4) работает следующим образом.

Сигнал "Установка", выдаваемый с блока 1 на вход блока 4, в блоке 4 поступает на третий и четвертый триг- 15 геры 39 и 40 и через элемент И 42 на пятый триггер 41. При этом с выхода триггера 40 выдается сигнал, поступающий на вход блока 3 и блокирующий прохождение частоты в блоке 3, а 20 . триггер 41 устанавливается в состоя,ние, при котором блокируется прохожение частоты через- элементы 45 и 46.

Информационные сигналы, соответствующие второму слону константы, оп- 25 ределяющему режим работы устройства, поступают через группу информационных входов блока на информационные входы регистра информации 38.

Мо сигналу А1ЛВД4,.поступающему с выхода блока 1 через вход блока 4 на управляющий вход регистра информации, обеспечивается запись информации. в регистр и тем самым блок подготав».. ливается K выполнению заданногo режи- 35 ма работы.

IIo oH H A0AIIPM, поступающему че-. рез вход блока 4 на 5-вход триггера

40, формируется сигнал "Пуск", проходящий с выхода триггера 40 на вхсщ блока 3 и снимающий блокировку про- 4О хождения частоты через блок 3 на вход блока 4.

В режимах выхода на заданную фазу и возврата в исходное состояние сигнал с выхода регистра информации 38 45 поступает через элементы 44 на 5 вход триггера 41, устанавливая его в единичное состояние и разрешая прохождение частоты на соответствующие выходы блока 4.. В режиме выхода на заданную фазу, если дискретное значение реализуемой функции, соответствующее заданной фазе, — число положительное, о чем свидетельствует нулевой сигнал на выходе "Признак

Знака блока 6" блока 4, частота с входа блока 4 проходит через элементы И 45 и 58 на выход "Сложение блок@ 6" и через элементы 45-61 на выход "Вычитание блока 7". Если дис" кретное значение реализуемой функции. число отрицательное, то на входе

"Признак знака блока 6" существует .единичный сигнал. При этом частота поступает с входа через элементы 45 ,и 51 на выход "Вычитание блока 6" и 4 через элементы 45, 59, 53 и 54 на выход "Сложение блока 7".

Кроме того, если записанное дискретное значение реализуемой функциичисло положительное, то на выходе элемента 47 возникает сигнал, поступающий на выход блока 4 и перебрасывающий триггер 74 знакового разряда блока 7.

С выходов блока 4 частота поступает на счетные входы блоков 6 и 7 (фиг.1). При достижении вторым счетчиком 6 нулевого значения реализуемой функции на входе "Перенос блока 6" блока 4 появляется сигнал, поступающий через элементы 42 на R-вход триггера 41, устанавливая его в состояние, при котором осуществляется блокировка прохождения частоты через элементы 45 и 46.

Сигнал окончания цикла поступает с выхода блока 3 через вход блока 4 на один из входов элемента 49. На второй вход элемента 49 приходит сигнал, сформированный на выходе элемента 43 в режимах выхода на заданную фазу, возврата в исходное положение, одиночного цикла генерирования и по команде "Останов". Сигнал с выхода элемента 49, поступая на триггер 40, устанавливает его в состояние, при котором блокируется прохождение частоты в блоке 3.

В режиме. возврата в исходное состояние на входе "Признак знака блока 7" присутствует сигнал, определяющий знак дискретного значения реализуемой функции, соответствующего концу цикла. Если дискретное значение - число положительное (нулевой сигнал на входе), то частота с входа блока 4.через элементы 46, 57, 55 и

54 поступает на выход "Сложение блока 7".

Если дискретное значение — число отрицательное (единичный сигнал на входе), то частота с входа блока 4 через элементы 46, 57, 56 и 61 поступает на выход "Вычитание блока 7".

При достижении третьим счетчиком нулевого значения генерируемой функции на входе "Перенос блока 7" блока.4 появляется сигнал, поступающий через элемент 42 на R-вход триггера

41, устанавливая его в состояние, при котором осуществляется блокировка прохождения частоты через элементы

45 и 46.

В режиме многократного генерир ования на выходе регистра информации установлена нулевая информация. Это вызывает на выходе элемента 44 сигнал, который устанавливает триггер

41 в состояние, при котором блокируется прохождение частоты с входа через элементы 45 и 46. Кроме того, сигнал с выхода элемента 44, проходя

955024 элемент 48, снимает блокировку прохождения частоты со входа f блока через элемент 50 на выход "Чтение" блока 4, соединенный с блоком 5 и блоком 7.

Режим многократного ген