Устройство для выполнения операций умножения и деления

Устройство для выполнения операций умножения и деления

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистическив

Рвспублик (n>955038

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 19.03.80 (21) 2933055/l8-24 с присоединением заявки ¹(23) Приоритет

Опубликовано 300882. Бюллетень №32

Р М g> з

G 06 F 7/52

Государственный комитет

СССР по делам явЪбретеннй н открытий

t$3) УДК 681. 325 (088. 8) Дата опубликования описания 30.08.82

A.È. Береэенко, П.Н. Казанцев, М.Д. Кориев

Л.Н. Корягин, Ж.А. Мамаев и В.Н. Струков

Р

/ „ .« (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОПЕРАЦИЙ

УМНОЖЕНИЯ И ДЕЛЕНИЯ

Наиболее близким к предлагаемоМу яо технической сущности является устройство, содержащее блок приема и выдачи, блок суммирования, регистр. мультиплексор и блок управления, причем первый информационный вход блока приема и выдачи соединен с информационной шиной первого операнда, первый информационный выход регистра соединен с первым информационным входом мультиплексора, выход которого соединен с первым информационным входом блока суммирования., первый выход которого соединен с первым входом блока управления, первый и второй выходы которого соединены соответственно с первым н вторым управляющими входами блока приема и выда- чи, третий, четвертый и пятый выХоды блока управления соединены соИзобретение относится к" вычис3тительной технике и может применяться в ифровых устройствах в качестве моуля для построения узла умножения и деления произвольной разрядности, причем для построения N-разрядного узла, где N = m и (и - разрядность модуля; m — натуральное число), требуется m таких модулей без использо-.. 1p вания дополнительного оборудования.

Изобретение может быть реалиЗовано в любом исполнении, включая исполнение в виде отдельной большой интег..ральной схемы (БИС). В устройстве (используются:интерациойные алго.. ритмы умножения на два разряда и ,деления беэ восстановления остатка с получением на каждом шаге одного разряда частного.

Известно устройство, реализованное в виде БИС и содержащее матрицу сумматоров, на вход которой по двум независимым магистралям подаются множимое и множитель, а результат снимается с ее выхода на третью магист- 25 раль (1) .

Однако данная .схема не выполняет операцию деления, а для построения

N-разрядного узла умножениЮ требуется в зависимости от способа реализации ЗО по иР таких БИС, а также дополнительное оборудование для формирования . окончательного результата по произведениям, вычисленным в каждой БИС;

Применение такой БИС в небольших устройствах, например в микро-ЭВМ, где необходимо иметь универсальный набор операций при небольшом объеме оборудования, неэФфективно.

955038

i0 в15

30

60

65 ответственно с первым, вторым и третьим управляющими входами мультиплексора, шестой и седьмой выходы блока управления соединены соответ- ственно с первым и вторым управляющими входами блока суммирования.

Недостатки известного устройства одномагистральность структуРы, вследствие чего исходные операнды загружаются в устройство по очереди, что в конечном счете увеличивает общее время выполнения операций; получение по и-разрядным .перандам только и старших разрядов произведения или п разрядов частного, что вообще недопустимо при выполнении операций целых .числах и весьма ограничивает вычислительные возможности устройства в режимах работы с фиксированной нли плавающей запятой, организации вычислений с двойной точностью и т,д.;.отсутствие свойства модульности, т.е. при заданной разрядности устройства нельзя простым соединением нескольких таких устройств без дополнительного оборудования получить устройства большей разрядности.

Цель изобретения — повышение быстродейс твия и .расширение функциональных возможностей за счет выполнения операций над целыми числами и числами с плавающей запятой и обеспечения свойства модульности.

Поставленная цель достиraeтся тем., что в устройство введены два элемента И и коммутатор, причем второй информационный вход блока приема и выдачи соединен с информационной шиной (n-1 )-ro старшего разряда первого операнда устройства, третий информационный вход блока приема и выдачи соединен с информационной шиной нулевого разряда первого операнда устройства, вторым входом блока управления и выходом первого элемента И, информационный вход регистра соединен с информационной -шиной второго операнда устройства и первым выходом блока суммирования, третий выход которого является, выходом переноса из (n-1)-го старшего разряда устройства, а четвертый выход — выходом двух младших разрядов устройства, третий вход блока управления соединен с информационной шиной страшего разряда очередной пары разрядов первого операнда устройства и выходом второго элемента И, первый и второй выходы блока приема и выдачи соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых. объединены и подключены к восьмому выходу блока управления, второй выход регистра соединен с первым входом коммутатора, второй вход которого соединен с четвертым входом блока управления и является входом управления коммута35

45 цией устройства, а третий вход — с первым управляющим входом мультиплексора, второй информационный вход которого является входом нулевого разряда второго операнда устройства, пятый, шестой и седьмой входы блока управления соединены соответственно с шинами запуска, завершения опера- ции и счета устройства, восьмой вход блока управления является входом синхронизации устройства, девятый вход блока управления соединен с тре.тьим управляющим входом блока суммирования и третьим управляющим входом блока приема и выдачи и являетСя входом сброса устройства,четвертый вход блока приема и выдачи является входом (n-2) -го старшего разряда первого операнда устройства, второй информационный вход блока суммирования соединен с информацион ной шиной двух младших разрядов устройства, третий информационный вход блока суммирования соединен с информационной шиной (n-1) -го старшего разряда второго операнда устройства, четвертый и пятый информационные входы блока суммирования являются соответственно входами (п-2) -ro старшего разряда второго операнда и переноса в младший разряд устройства, выход коммутатора является выходом переноса из (n-1) -ro старшего разряда устройства.

B устройстве блок управления содержит узел формирования признака активности, дешифратор, узел выработки управляющих сигналов, счетчик, триггер, элемент НЕ, восемь элементов И, два элемента ИЛИ,. причем первый вход узла формирования признака активности соединен с первыми входами узла выработки управляющих сигналов, первого, второго, третьего и четвертого элементов И и первым выходом дешифратора, второй выход которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторыми входами узла выработки управляющих сигналов и узла формирования признака активности и является шестым выходом блока управления, выход узла формирования признака активности соединен с управляющим входЬм счетчика, вторыми входами первого и седьмого элементов И и является восьмым выходом блока управления, выходы первого и седьмого элементов И являются соответственно первым и вторым выходами блока управления, третий вход узла формирования признака активности соединен со входом элемента НЕ, вторыми входами третьего, четвертого, пятого элементов И и первым входом восьмого элемента И и является четвертым входом блока управления, четвертый вход узла формирова955038.ния признака активнрсти соединен со счетным входом счетчика и третьим входом узла. выработки управляющих сигналов и является восьмым входом блока управления, пятый вход узла формирования признака активности соединен с прямым выходом триггера. и третьим входом третьего элемента И, шестой вход узла формирования признака активности является девятым входом блока управления и соединен с информационным входом триггера, вхо дом сброса счетчика, входом дешифратора и четвертым входом узла выработки управляющих сигналов, пятый вход которого является шестым входом блока управления, а шестой вход соединен с выходом восьмого элемента И и является вторым входом блока управления, седьмой вход узла выработки управляющих сигналов является, третьим входом блока управления, первый, второй, третий .и четвертый выходы узла выработки управляющих сигналов являются соответственно третьим, четвертым, пятым и седьмым выходами блока управления, выход старшего разряда счетчика соединен со входом сброса триггера, выход (k-2)-го разряда счетчика соединен с седьмым входом узла формирования признака активности, вторым входом второго элемента И и третьим входом четвертого элемента И, выход (k-1)-го разряда счетчика соединен со вторым входом шестого элемента И и восьмым входом узла формирования признака активности, девятый вход которого является пятым входом блока управления и соединен с выходом шестого элемента И, выход элемента HE соединен с третьим входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, а выход — с третьим входом пятого элемента И и десятым входом узла формирования признака активности и является седьмым входом блока управления, выход четвертого, элемента И соединен с первым входом второго элемента И, второй вход которого соединен с выходом пятого элемента И, а выход— с пятым входом узла выработки управляющих сигналов. узел формирования признака активности содержит элемент НЕ, два элемента ИЛИ, триггер и пять элементов И, причем первые входы пяти элементов И объединены и являются четвертым входом узла формирования признака активности, вторые входы первого и второго элементов И объединены и являются первым входом узла формирования признака активности, третий вход первого элемента И является девятым входом узла формирования признака активности, вход элемента НЕ соединен со вторым входом третьего элемента И и являет"я третьим входом узла формирования признака активности, а выход5 со вторым входом четвертого элемента И, выход которого соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с выходами первого и третьего элементов И, а ,выход — с информационным входом триггера, вход сброса которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого сое 5 динены соответственно с выходами пятого и второго элементов И, третий вход второго элемента ИЛИ является шестым входом узла формирования признака активности, второй вход пятого элемента И является седьмым входом узла формирования признака активности, третьи входы третьего, четвертого и пятого элементов И объединены и являются вторым входом узла фор25 мирования признака активности, четвертый вход третьего элемента И является пятым входом узла формирования признака активности, третий вход второго элемента И является восьмым

30 входом узла формирования признака активности, четвертый вход четверто- . го элемента И является десятым вхо- . дом узла формирования признака активности, единичный выход триггера является выходом узла формирования

З5 признака активности.

Узел выработки управляющих сигна лов содержит два элемента НЕ, три триггера, четыре элемента ИЛИ и тринадцать элементов И, причем вход

4О первого элемент НЕ соединен с пер.выми входами первого, второго, третьего, четвертого и пятого элементов И и информационным входом .первого триггера и является шестым

45 входом узла выработки управляющих сигналов, первые входы шестого, седьмого, восьмого, девятого и десятого элементов И объединены и сое- динены со вторыми входами третьего, 5О четвертого и пятого элементов И и .являются первьм входом узла выработки -управляющих сигналов, первые входы одиннадцатого, двенадцатого и тринадцатого элементов И объеди55 иены и являются вторым входом узла выработки управляющих сигналов, входы синхронизации первого и второго триггеров объединены и являются третьим входом узла выработки управляющих сигналов, входы сброса перво® го, второго и третьего триггеров объединены и являются девятым вхо- . дом узла выработки управляющих сиг-. налов, информационный вход второго триггера соединен с выходом первого

65 элемента. ИЛИ, первый и второй входы

955038

10

35 которого соединены соответственно с выходами первого и второго элемен- ,тов И, второй вход первого элемента

И соединен с прямым выходом второго триггера, вторыми входами седьмого, девятого и десятого элемента И и третьим входом четвертого элемента И, четвертый вход которого соединен с третьими входами седьмого и пятого элементов И, выходом второго элемента НЕ, вход которого соединен со вторым входом второго элемента И и является седьмым входом узла выработки управляющих сигналов, информационный вход третьего триггера является пятым входом узла выработки управляющих сигналов, прямой выход первого триггера соединен со вторыми входами восьмого и одиннадцатого элементов И, инверсный выход первого триггера соединен со вторым входом двенадцатого и третьим входом девятого элемен тов И, прямой выход третьего триггера соединен с третьим входом восьмого и четвертым входом девятого элементов И, инверсный выход третьего триггера соединен со вторыми входами шестого и двенадцатого элементов И, третьими входами третьего, десятого и одиннадцатого элементов И» четвертыми входами пятого и седьмого элементов И и пятым входом четвертого элемента И, четвертый вход третьего элемента И соединен с третьим входом шестого, четвертым входом десятого элементов И и входом второго элемента НЕ, пятый вход третьего элемента И соединен с инверсным выходом второго триггера, четвертки входами пятого,.шестого и восьмого элементов И, выход. первого элемента HE соединен с пятыми входами шестого, седьмого и десятого элементов И, выходы один надцатого, третьего и четвертого элементов И соединены соответственно с первьм, вторым и третьим входами первого элемента ИЛИ, выход которого является первым выходом узла выработки управляющих сигналов, выходы шестого, седьмого, восьмого, девятого и двенадцатого элементов И соединены соответственно с первым, вторым, третьим, четвертым и пятым входами второго элемента ИЛИ, выход которого является вторьм выходом узла выработки управляющих сигналов, выходы пятого и десятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого является третьим выходом узла выработки управляющих сигналов, выход тринадцатого элемента И является четвертым выходом узла выработки управляющих сигналов.

Блок суммирования содержит сумматор, регистр, два элемента И, руппу элементов И, причем входы суммирования сумматора являются соответственно первыми входами блока суммирования, вход переноса младшего разряда сумматора является пятым входом блока суммирования, выходы сумматора соединены соответственно с информационными входами регистра, второй информационный вход которого является третьим входом блока суммирования и соединен с выходом первого элемента И, вход нулевого разряда регистра является вторым входом блока суммирования и соединен с выходом второго элемента И, первый вход которого соединен с выходом нулевого разряда регистра, выход (n-1) -го разряда которого соединен с первым входом первого элемента И, второй вход которого соединен со входом управления сдвигом влево регистра и является вторым управляющим входом блока суммирования, второй вход второго элемента И соединен со входом управления сдвигом вправо регистра и является первым управляющим входом блока суммирования, третий информационный вход регистра является четвертым входом блока суммирования, выходы регистра соединены соответственно с первыми входами элементов И группы и входами переноса сумматора, выход (n-1) -го разряда которого является третьим выходом блока суммирования, выход первого младшего разряда регистра является четвертым выходом блока суммирования, выход второго младшего разряда является первым выходом блока суммирования, вторые входы элементов И группы объединены и являются третьим управляющим входом блока суммирования, выходы элементов И группы являются вторым выходом блока суммирования.

Блок приема и выдачи содержит регистр и элемент И, группу элементов И, причем информационные входы регистра,являются первым входом блока приеМа и выдачи и соединены соответственно с выходами элементов И группы, первые входы которых соединены соответственно с выходами регистра, выход (n-1) -го разряда которого соединен с первым входом элемента И, второй вход которого соединен со входом управления сдвигом вправо регистра и является первым управляющим входом блока приема и выдачи, выход элемента И соединен со входом (n-1) -ro разряда регистра и является вторым входом блока приема и выдачи, вход управления сдвигом влево регистра является вторым управляющим входом блока приема и выдачи, вход (n-2) -го разряда регистра является четвертым входом блока приема и выдачи, вход

955038

10 нулевого разряда регистра является ,третьим входом блока приема и выдачи, выходы нулевого и первого разрядов регистра являются соответственно вторым и первым выходами блока приема и выдачи, вторые входы элементов И группы объединены и являются третьим управляющим входом блока приема и выдачи.

На фиг. 1 представлена структурная схема устройства; на фиг.2— структурная схема блока управления; на фиг. 3 — функциональная схема узла формирования признака активности; на фиг. 4 — схема соединений

N-разрядного, устройства для выполнения операций умножения и деления (модуль); на фиг. 5 — схема соединений нескольких модулей при организации N-разрядного устройства для выполнения операций умножения и деления (где M = nl ll причем Il — разрядность операндов, Al — количество модулей); на.фиг. б — функциональная схема узла выработки управляющих сигналов; на фиг. 7 — функциональная схема блока суммирования; на фиг. 8 функциональная схема блока приема и выдачи.

Устройство содержит блок 1 приема и выданьи, регистр 2, блок 3 суммирования, мультиплексор 4, блок 5 управления, коммутатор б, элементы

7 и 8 И, информационные и-разрядные шины 9 и 10 операндов, информационную шину 11 нулевого разряда первого операнда, информационную шину 12 старшего разряда очередной пары разрядов первого операнда, информационную шину 13 (n-1)-го старшего разряда первого операнда, вход 14, информационную шину 15 младших двух . разрядов сумматора, информационную шину 16 (n-1)-го старшего разряда второго операнда, информационную шину 17 (и-2)-ro старшего разряда второго операнда, входы 18 - 22, шуну 23 запуска, шину 24 завершения операции, шину 25 счета, выходы

26- 28.

Блок 5 имеет выходы 29-36 н вход

37 содержит узел 38 выработки управляющих сигналов, дешифратор 39, счетчик 40, узел 41 формирования признака активности, триггер 42, элементы

43-50 И, элементы 51 и 52 ИЛИ, элемент 53 НЕ и служит для выдачи управляющих сигналов. Дешифратор 39 имеет выход 54. Счетчик 40 имеет выходы 55 и 56 переноса соответственно из (n-1)-го и (и-2)-го разрядов.

Триггер 42 имеет прямой выход 57 и вход 58 сброса.

Узел 41 содержит триггер 59, элементы 60 и 61 ИЛИ, элементы 62-66 И, элемент 67 НЕ. п-разрядное устройство для выполнения операций умножения и деления может быть построено в виде модуля 68, который является одновременно и младшим и старшим, т.е. его вход 20 подключается к источнику питания устройства, вход 18 заземляется, шины 13 и 15, 23 и 25 объединяются, вход 14 объединяется с выходом 28, а вход 19 — с выходом 26.

На фиг. 5 показано соединение мо1О дулей 68 с 0-го по (m-1)-й для организации устройства для выполнения операций умножения и деления произ вольной разрядности.

Узел 38 содержит триггеры 69-71, элемент 72 НЕ, элементы 73-85 И; элементы 86-89 ИЛИ, .элемент 90 НЕ.

Блок 3 суммирования, который служит для вычисления частичных произведений и остатков, содержит сумматор 91, регистр 92 со схемой сдвига вправо на два разряда и влево на один разряд, элементы 93 и 94 И и 95 группу элементов И.

Блок 1 приема и выдачи служит для приема и разрядов множителя и п разрядов младшей половины делимого, а также для последовательного формирования и разрядов младшей половины произведений и и разрядов частного и содержит группу 96 элементов И, -ЗО элемент 97 И и регистр 98 со схемой сдвига вправо на два разряда и влево на один разряд.

Мультиплексор 4 служит для передачи в блок 3 содержимого регистра 2

З5 в прямом коде со сдвигом влево на один разряд, в обратном коде, для выдачи кода 0 и в прямом коде.

Коммутатор б осуществляет коммутацию стараего (и-1)-го разряда ре40 гистра 2 или скгнала из блока 5 и элементов 7 и & И.

Выполнение операции умножения основано на последовательном анализе пар разрядов множителя, начиная с

45 его младших разрядов, а деление ис.пользует алгоритм деления без восстановления.остатка. Работа устройства синхронизируется синхроимпульсами, которые поступают в модули 68 через

5О входы 22.

Устройство при выполнении операций работает в следующей последовательности.

Умножение.

Исходные операнды — множимое и множитель - загружаются параллельно через шины 9 и 10 соответственно в блок 1 и регистр 2. Код oneрации дешифрируется дешифратором 39, который выдает сигнал логической единицы на выход 54.

По сигналу Установ, который подается на вход 21 модулей, устройство переводится в исходное состояние. Этот сигнал сбрасывает

l l1I I

65 счетчик.40, устанавливает в

955038

RS-триггер 42, сбрасывает RS-триггер 59 узла 41 и переводит узел 38 н исходное состояние. Единичное значение RS-триггера 42 в старшем модуле проходит через элемент 44 И и элемент 51 ИЛИ и выдается на шины 25 как сигнал запуска счетчика. Сигнал запуска поступает через шину 23 младшего модуля и разрешает подачу синхроимпульса через элемент 62 И и элемент 60 ИЛИ на информационный вход .RS — триггера 59, который хранит признак активности модуля, и устанавливает его в единичное состояние. RS-триггер 42 сбрасывается при единичном значении сигнала переноса из 0-го разряда счетчика 40 на первом его выходе.. При единичном значении признака активности разрешается работа счетчика 40, который по синхроимпульсам отсчитывает число циклов алгоритма Умножения. В активном модуле из узла 5 управления выдается в каждом цикле через элемент

48 И на выход 29 сигнал сдвига множителя в блоке 1 вправо на два разряда. Выходы двух младших разрядов блока 1 через элементы 7 и 8 И выдаются на шины 11 и 12. Если модуль не активен, то в блоке 1 не происходит сдвиг и младшие разряды его не выдаются.

Сигналы с выходов элементов 7 и

8Иактивного модуля,,поступают по шинам 11 и 12 всех модулей в узлы 38. По этим сигналам и с учетом возможных переносов из предыдущих пар разрядов узла 38 в каждом модуле выдается сигнал на один из выходов 32, 33 или 34. По единичнстму значению сигнала на выходе 32 множимое в регистре 2 выдается .в блок 3 через мультиплексор 4 в обратном коде. Одновременно через коммутатор б в старшем модуле на его выход 26 выдается сигнал 1, который через вход 19 младшего 0-го модуля подается на вход младшего разряда его блока 3 как входной перенос. Во всех остальных случаях старший модуль выдает на выход 26. сигнал 0 . По единичному значению сигнала на выходе 33 множимое передается в блок 3 в прямом коде, а по единичному значению сигнала на выходе 34 множимое передается в прямом коде со сдвигом влево на один разряд. В этом случае старший разряд множимого в регистре 2 в каждом модуле, кроме старшего, выдается на выход 26 и поступает на вход младшего разряда мультиплексора 4 в соседнем более стараем модуле и заполняет младший освободившийся при сдвиге разряд множимого в этом модуле. В младшем модуле этот разряд заполняется нулем, который поступает с его входа 18. Если на всех выходах 32,33 и 34 присутствует нулевой сигнал, то в блок 3 во всех модулях передается код 0 . В первом цикле в блоке 3 множимое складывается с кодом 0 . По единичному значению сигнала на выходе

35, который выдается узлом 38 в каждом модуле, полученное частичное произведение сдвигается вправо на

10 два разряда. Одновременно производится сдвиг множителя на два разряда вправо в активном модуле. Младшие два разряда содержимого блока 3 в каждом модуле выдаются на шину 15

15 и выход 28. Эти два разряда с шины 15 и выхода 28 младшего модуля (очередные два разряда младшей половины произведения) поступают Через шину 13 и вход 14 на вход стар20 ших двух разрядов схемы сдвига регистра 1 активного модуля и заполняют освободившиеся при сдвиге разряды регистра 1. В других модулях сигналы с шины 15 и выхода 28 посту25 пают через шину 16 и вход 17 на входы старших разрядов схемы сдвига блока 3 более младшего модуля и заполняют освободившиеся при сдвиге старшие разряды. В старшем модуле эти разряда заполняются значением знака частичного произведения. По исте- . чении очередных и! 2-1 циклов с выхода переноса из (k.-2)-го разряда счетчика 40 в блоке 5 активного модуля, если он не старший, выдается

З5 единичный сигнал на выход 56. Этот сигнал поступает на вход узла 41 этого модуля, разрешает прохождение синхроимпульса через элемент 65 И элемент 61 ИЛИ на вход R RS-тригге40 ра 59 и сбрасывает признак активности модуля. К этому времени все разряды множителя в активном модуле оказываются выдвинутыми из его блока 1, а вместо них в блоке 1 сформи45 рованы и разрядов младшей половины произведения. Одновременно со сбросом признака активности этот сигнал через элемент 43 И и элемент 51 ИЛИ выдае тс я на шину 25 и пос тупае т че« рез шину 23 соседнего более старшего модуля на вход его узла 41 и переводит его в активное состояние °

После формирования последних и разрядов младшей половины прои зведения

5 в старшем модуле единичный сигнал на шине 56, выданный из его счетчика 40, проходит через элемент 45 И и элемент 52 ИЛИ на шину 24, который пос туп ае т на шины 24 в сех модулей и воспринимается как сигнал завершения операции. Этот сигнал поступает в каждом модуле в узле 38.

По этому сигналу выполняется коррекция старшей половины произведения в блоках 3 модулей. Результат one6> рации умножения считывается по ши14

955038

13 нам 9 и 10 с блока 1 (младшая половина произведения) и блока 3 (старшая половина).

Деление.

Операция деления выполняется в два этапа.

На первом этапе в блоки 3 через регистры 2 и мультиплексор 4 по шине 10 загружается старшая половина делимого.

На втором этапе через шины 9 и 10 всех модулей параллельно. в блок

1 и регистр 2 загружаются соответственно младшая половина делимого и делитель. Дешифратор 39 выдает в этом случае сигнал логической единицы на второй выход.

Сигнал Установ со входа 21 каждого модуля сбрасывает в 0 счетчик 40, устанавливает в 1 триггер 42 и переводит узел 38 в исходное состояние. Единичное зна чение сигнала на выходе 57, которое выдается с выхода RS-триггера 42 в старшем модуле, разрешает прохождение синхроимпульса через элемент

64 И и элемент 60 ИЛИ на информационный вход RS-триггера 59, который устанавливает его в единичное значение, т.е ° старший модуль перехо-, дит в активное состояние и запускается его счетчик 40. В активном модуле при делении иэ узла 38 через элемент. 49 И на выход 30 выдается в каждом цикле сигнал сдвига регистра 98 блока 1 влево на один разряд.

В первом цикле по единичному значению сигнала на выходе 32 через мультиплексор 4 в блок 3 выдается обратный код делителя, который складывается со старшей половиной делимого. Одновременно как и при умножении на выход 26 старшего модуля выдается единичный сигнал с выхода 33 через коммутатор 6. Во всех остальных циклах узел 38 выдает единичный сигнал на выход 32 или 33 в зависимости от знака предыдущего частичного остатка. Знак частичного остатка из блока 3 в каждом модуле .поступает по выходу 37 в узел 38, который по нему выдает на вход элемента 50 И значение очередного разряда частного. В старшем модуле этот сигнал выдается на шину 11> После вычисления очередного частичного остатка содержимое регистра 92 блока 3 в каждом модуле сдвигается влево на один разряд. При этом сигнал с выхода его старшего разряда выдается на шину 16, который через шину 15 поступает на вход младшего разряда регистра 92 блока 3 соседнего более старшего модуля и заполняет освободившийся при сдвиге младший разряд. В младшем модуле на его шину 15 поступает сигнал с выхода старшего разряда регистра 98 блока 1 активного модуля, который выдается на шину 13. В младший разряд регистра 98 блока 1 активного модуля при его сдвиге влево записывается очердной разряд частного, который поступает с шины 11 из старшего модуля. По истечении очеред-, ных (и-1) циклов с выхода переноса (k-1)-ro разряда счетчика 40 в блоке

5 активного модуля выдается единич10 ный сигнал на выход 55. Этот сигнал поступает на вход узла 41 этого модуля и разрешает прохождение синх- роимпульса через элемент 66 И и элемент 61 ИЛИ на вход сброса RS-триг15 гера 59 и сбрасывает признак активности модуля. К этому времени все разряды младшей половины делимого в активном модуле оказываются выдвинутыми из регистра 98 блока 1 в ре20 гистр 92 блока 3 мтгадшего модуля, а вместо них в регистре 98 сформированы очередные и разрядов частного.

Одновременно со сбросом признака активности сигнал с выхода 55 через

25 элемент 47 И выдается на шину 23 и поступает через шину 25 соседнего

5олее младшего модуля на вход его узла 41 и переводит модуль в активное состояние. После формирования послед30 них и разрядов частного из младшего модуля выдается на его шину 23 сигнал, который через шину 25 поступает в блок 5 старшего модуля. Этот сигнал проходит через его элемент 46 И и элемент 52 ИЛИ, выдается на шину 24, поступает на шины 24 всех модулей и воспринимается как сигнал завершения операции. По этому сигналу производится при необходимости коррекция остатка в блоках 3 всех модулей. Резуль40 тат операции деления считывается по шинам 9 и 10 и 3 блока 1 (частное) и блока 3 (остаток) .

С помощью предлагаемого устройст45 ва можно непосредственно выполнять умножение целых чисел, кодов, чисел со знаком, представленных в форме фиксированной запятой, с получением. полноразрядного произведения. Можно

10, выполнять деление двойного слова на одинарное с получением точного частного и остатка. Старшая и младшая части произведения или результаты операции деления могут быть по отдельности или одновременно считаны с шин 9 и 10. Кроме этого, возможность получать полноразрядное произведение, точное частное и остаток предоставляет гибкие средства проводить. округление окончательных резуль0 .татов, эффективно выполнять операции умножения и деления с двойной и т.д. точностью, операции с плавающей запятой, а также испольэовать указанное устройство в качестве универсаль65 ного сдвигателя кодов на произволь16

955038

15 ное число разрядов. предлагаемое устройство эффективнее прототипа и по быстродействию за счет одновременной подачи операндов и выдачи результатон на две магистрали. Кроме того„ устройство обладает и свойством рас ширяемости, т.е. оно может раасматриваться как отдельный и- разрядный модуль, на базе которого беэ дополнительных затрат оборудования простым соединением модулей могут быть получены устройства произвольной разрядности, кратной и. Введение в блок упранления устройства узла формирования признака активности позволяет произнодить сдвиги множителя и част- 15 ного независимо н каждом модуле, что дает экономию числа внешних ныводов модуля, что особенно важно при реализации устройства в виде БИС.

20 ч ормула изобретения

1. Устройство для выполнения операций умножения и деления, содержащее блок приема и выдачи, блок сум-. мирования, регистр, мультиплексор и блок управления, причем первый информационный нход блока приема и выдачи соединен с информационной шиной первого операнда, первый информационный выход регистра соединен с первым информационным входом мультиплексора, выход которого соединен с первым информационным входом блока суммирования, первый выход которого соединен с первым входом блока управления, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входа- ми блока приема и выдачи, третий, 4О четвертый и пятый выходы блока управления соединены соответственно с первым, вторым и третьим управляющими входами мультиплексора, шестой и седьмой выходы блока управления соединены соответственно с первым и вторым управляющими входами блока суммирования, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных воэможностей за счет выполнения операций над целыми числами, числами с плавающей запятой и обеспечения свойства модульности, в него введены дна элемента И и коммутатор, причем второй информационный вход блока приема и выдачи соединен с информационной шиной (n-1)-ro старшего разряда первого операнда устройства, третий информационный вход блока приема соединен с информационной шиной нулевого разряда первого операнда устройства, вторым входом блока управления и выходом первого элемента И, информационный вход регистра соединен с информационной 45 шиной второго операнда устройства и первым выходом блока суммирования, третий выход которого является выходом переноса из (-1)-ro старшего разряда устройства, а четвертый ныход — выходом двух младших разрядов устройства, третий вход блока управления соединен .с информационной шиной старшего разряда очередной пары разрядов первого операнда устройства и ныходом второго элемента И, первый и второй выходы блока приема и выдачи соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых объединены и подключены к носьмому выходу блока управления, второй выход регистра соединен с первым входом коммутатора, второй вход которого соединен с четвертым входом блока управления и является входом управления коммутацией устройства, а третий вход — с первым управляющим входом мультиплексора, второй ин-. формационный вход которого янляется входом нулевого разряда второго операнда устройства, пятый, шестой и седьмой входы блока управления соединены соответственно с шинамй запуска, завершения операции и счета уст ройства, восьмой вход блока управле-. ния является входом синхронизации устройства, девятый вход блока управления соединен с третьим упранляющим входом блока суммирования и третьим управляющим входом блока приема и выдачи и является нходом сброса устройства, четвертый вход блока приема и выдачи является входом (й-2)-ro старшего разряда первого операнда устройства, второй информационный вход блока суммирования соединен с информационной шийой двух младших разрядов устройства, третий информационный вход блока суммирования соединен с информационной шиной (л-1)-го старшего разряда второго операнда устройства, четвертый и пятый,информационные входы блока суммиронания являются соответственно входами (П-2)-го старшего разряда второго операнда и переноса н младший разряд устройства, выход коммутатора является выходом переноса из (И-1)-ro старшего разряда устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок уп- равления содержит узел формирования признака активности, дешифратор, узел выработки управляющих сигналов, счетчик, триггер, элемент НЕ, восемь элементов И и два элемента ИЛИ, причем первый вход узла формирования признака активности соединен с первыми входами узла выработки управляющих сигналов, первого, второго, третьего и четвертого элементоя И и первым

18

955038

17 выходом дешифратора, второй выход которого соединен с первыми входами пятого, шестого и седьмого элементов И и вторыми входами узла выра. ботки управляющих сигналов и узла формирования признака активности является шестым выходом блока упавления, выход узла формирования ризнака активности соединен с управляющим входом счетчика и вторыми входами первого и седьмого элементов И и является восьмым выходом блока управления, выходы первого и седьмого элементов И являются соответственно первым и вторым выходами блока управления, третий вход узла формирования признака активности соединен со входом элемента НЕ, 1 торыми входами третьего, четвертого, пятого элементов И и первым вхо1 ом восьмого элемента И и является етвертым входом блока управления, четвертый вход узла формирования признака активнос