Устройство для сложения и вычитания чисел с плавающей запятой

Устройство для сложения и вычитания чисел с плавающей запятой

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<>959070

)ja, /б —.; г

«

c..".«« (61) Дополнительное к авт. свид-ву (22) Заявлено 161280 (21)3242432/18-24 (М)М Кп з

G 06 F 7/50 с присоединением заявки ¹ (23) Приоритет

Государственный комитет

СССР. по делам изобретений и открытий

Опубликовано 15.09.82., Бюллетень ¹ 34 (53) УДК 681. 325. ..5(088.8) Дата опубликования описания 150982 (72) Авторы изобретения

А.И. Селезнев, В.И. Жабин, B.H. Корнейчу

1.. I..., Киевский ордена Ленина политехнический институт" () За в"тель нм. 50-летия Великой Октябрьской социалистической;револв@И@

71 Заявитель

Л «-w.-Р. *.>-..г..;; . * (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ И ВЫЧИТАНИЯ ЧИСЕЛ

С ПЛАВАЮЩЕЙ ЗАПЯТОЙ

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных цифровых устройствах для сложения и вычитания чисел, представленных в форме с плавающей запятой.

Известно устройство для алгебраического сложения чисел, содержащее сумматор, выходной регистр, элементы

ИЛИ, блок анализа разрядов н элементы задержки. Данное устройство позво- ляет совмещать вовремени процессы поразрядного ввода операндов и их обработку, т.е. получать результаты суммирования на выходе устройства по мере поступления операндов старшими разрядами вперед на его входы (1).

Однако это устройство не позволяет выполнять операции сложения и вычитания чисел, представленных в фор ме с плавающей запятой. Это является существенным недостатком устройства, поскольку форма представления чисел с плавающей запятой значительно расширяет,диапазон представления чисел в машине по сравнению с представлением с фиксированной запятой. Кроме того, такая форма представления чи= сел позволяет автоматизировать процесс слежения эа положением запятой в числе.

Известно устройство для сложения

5 в избыточной двоичной системе содержащее элементы задержки, блоки форми- рования отрицательной и положительной суммы, блок формирования окончательного результата, блоки формирования отрицательного и положительнот о переноса, Данное устройство позволяет.. совмещать во времени процессы пораз+ рядного ввода операндов старшими. разрядами вперед и их обработку (23.

Однако недостатком этого устройст15 ва является невозможность суммирования чисел, представленных в форме с плавающей запятой.

Известно устройство, выполняющее, операции с плавакхцей запятой, содержащее сумматор, регистры мантиссы первого и второго операндов, логическое устрой:тво для определения абсо- лютной разности порядков операндов, соединенное с блоком выравнивания по25 рядков (3).

Однако данное устройство не позво» ляет совмещать во времени процессы поразрядного ввода операндов, формирующихся вне устройства, и их обработ30 ку. Недостатком этого устройства яв959070 ляется низкое быстродействие при его использовании в контуре управления процессом в реальном масштабе времени, где операнды формируются поразрядно, начиная со старших разрядов, вне устройства ° 5

Известно устройство для вычитания чисел с плавающей запятой, содержащее регистры порядков первого и второго слагаемых, сумматор мантисс, регистры мантисс первого и второго слагаемых, сумматор порядков и регистр предварительного порядка (4).

Данное устройство не позволяет совмещать во времени процессы поразрядного ввода слагаемых и их обработ- 5 ку. Следовательно, существенным недостатком такого устройства является низкое быстродействие при вычитании операндов, формирующихся вне устройства и поступающих на его входы последовательно старшими разрядами. вперед.

Наиболее близким к предлагаемому является устройство для выполнения операций сложения и вычитания с пла- вающей запятой, содержащее регистры порядков первого и второго операндов, регистры мантисс первого и второго операндов, регистр кода операции, коммутатор порядков, выходы которого подключены к входам схемы корректировки: порядка, коммутатор мантисс, управляющий вход которого соединен с управляющим входом коммутатора порядков и подключен к выходу схемы сравнения порядков. кроме того, З5 устройство содержит схему для определения модуля разности порядков, схему для увеличения на единицу модуля разности порядков, схему для сдвига на один разряд вправо мантиссы, 40 соответствующей большему порядку, схему для сдвига вправо мантиссы, соответствующей меньшему порядку, схему для вычисления мантиссы результата операции и схему нормализации,со- ф5 держащую детектор нормализационного сдвига влево модуля мантиссы результата, схему для выполнения этого сдвига и схему для вычисления порядка результата операции 5) .

5О

Недостатком известного устройства является низкое быстродействие при его использовании в контуре управления в реальном масштабе времени, где операнды формируются поразрядно вне устройства, поскольку этому уст55 ройству для получения результата операции потребуется выполнить поразрядный ввод операндов, выравнивание их порядков, суммирование мантисс операндов и нормализацию результата последовательно во времени.

Целью изобретения является увеличение быстродействия устройства, за счет совмещения во времени процессов 65 поразрядного ввода операндов, выравнивания их порядков, суммирования и нормализации.

Поставленная цель достигается тем, что в устройство, содержащее триггер операции, коммутатор мантисс, блок сравнения порядков, блок вычисления разности порядков, коммутатор порядков, блок корректировки порядка, счетчик нормализации и блок вычисления порядка результата, первая группа входов которого соединена с выходами счетчика нормализации, а вторая группа входов — с выходами блока корректировки. порядка, подключенного своими входами к выходам коммутатора порядков, управляющий вход которого соединен с первым управляющим входом коммутатора мантисс ь подключен к выходу блока сравнения порядков, содержит сумматор, дешифратор, триггер, два коммутатора выравнивания порядков, элемент ИЛИ, блок сравнения с минимальным порядком, регистр управ.ления, регистр порядка результата и два сдвигающих регистра, причем первые группы входов блока сравнения порядков, блока вычисления разности порядков и коммутатора порядков соединены одноименными входами между собой и подключены к входным шинам порядка первого операнда, входные шины порядка второго операнда подключены к соответствующим входам второй группы входов коммутатора порядков, блока сравнения порядков и блока вычисления разности порядков, выходы которого подключены к-одноименным управляющим входам двух коммутаторов выравнивания порядков, причем выходы первого и второго коммутаторов выравнивания порядков подключены к первому и второму входам второго слагаемого сумматора, к выходам которого подключены выходные шины мантиссы результата устройства и входы дешифратора, который своим первым выходом соединен с единичным входом триггера, а вторым своим выходом дешифратор подключен к счетному входу счетчика нормализации, вход установки нуля которого соединен со входами установки нуля сдвигающих регистров, сумматора и подключен к выходу элемента ИЛИ, который первым входом соединен с выходом блока сравнения с минимальным порядком, а вторым входом — с входом установки нуля регистра порядка результата, с выхо- дом старшего разряда регистра управления и с нулевым входом триггера, который своим прямым выходом подключен к управляющему входу регистра управления, входу блокировки блока сравнения с минимальным порядком и к входу разрешения записи регистра порядка результата, выходы которого подключены к выходным шинам порядка

959070 результата устройства, а информацион» ные входы соединены с выходами блока вычисления порядка результата и с входами блока сравнения с минимальным порядком, выходы первого сдвигающего регисipa подключены,к всем кроме первого, информационным входам первого коммутатора выравнивания порядков, первый информационный вход которого соединен с информационным входом последовательного ввода пер- 10 вого ввода первого сдвигающего регистра и с первым выходом второй группы выходов коммутатора мантисс, первая группа входов которого подключена к входным шинам мантиссы 15 первого операнда устройства, а второй своей группой входов коммутатор мантисс подключен к входным шинам мантиссы второго операнда устройства, причем своим вторым управляющим входом коммутатор мантисс соединен с выходом триггера операции, а своей первой группой выходов коммутатор мантисс подключен к входам первого слагаемого сумматора, выходы второго 25 сдвигающего регистра подключены к всем, кроме первого, информационным входам второго коммутатора выравнива-. ния порядков, первый информационный вход которого соединен с информационным входом последовательного ввода второго сдвигающего регистра и с вторым из выходов второй группы выходов коммутатора мантисс.

На чертеже представлена структурная схема предлагаемого устройства для сложении и вычитания чисел.

Устройство содержит входные шины

1 и 2 разрядов мантиссы первого операнда устройства, входные шины 3 и

4 разрядов мантиссы второго операн- 40 да устройства, коммутатор 5 мантисс, причем входные шины 1 и 2 подключены к первой группе входов коммутатора 5 мантисс, вторая группа входов которого подключена к входным шинам 45

3 и 4. Устройство также содержит блок б сравнения порядков, блок 7 вычисления разности порядков, коммутатор

8 порядков, входные шины 9 -9„ порядка первого операнда устройства, вход- 50 ные шины 10 -10„ порядка второго операнда устройства, причем i --e. входы первых групп входов блоков б и 7 и коммутатора 8 соединены между собой и подключены к входной шине 9 порядка первого операнда устройства, а

i-e входы вторых групп входов блоков б и 7 и коммутатора 8 соединены между собой и подключены ic входной шине

10; порядка второго операнда устрой, ства. Выход блока б соединен с управ-. ляющими входами коммутаторов 5 и 6.

Кроме того, в состав устройства входят сумматор 11, дешифратор 12, вйходные шины 13 и 14- разрядов мантис« сы результата устройства, триггер 4З

15, регистр 16 управления, блок 17 сравнения с минимальным порядком, регистр 18 порядка результата, выходные шины 19„-19„ порядка результата устройства, элемент 20 ИЛИ, блок 21 вычисления порядка результата, счетчик 22 нормализации, блок 23 корректировки порядка, сдвигающие регистры

24 и 25, коммутаторы 26 и 27 выравнивания порядков: и триггер 28 операции.

Первая группа выходов коммутатора мантисс 5 подключена к входам первого слагаемого сумматора 11, который своими выходами связан с. входами дешифратора 12 и с выходными шинами

13 и 14 мантиссы результата.

Дешифратор 12 своим первым выходом соединен с единичным входом триггера 15, прямой выход которого подклю« чен к управляющему входу регистра 16 управления, входу блокировки блока

17 сравнения с минимальным порядком и к входу разрешения записи регистра

18 порядка результата. Выходы регистра порядка результата 18 подключены к выходным шинам 191-19п порядка результата устройства, а вход установки нуля этого регистра соединен с выходом старшего разряда регистра 16 управления, с нулевым входом триггера 15 и с первым входом элемента 20

ИЛИ, второй вход которого подключен к выходу блока 17 сравнения с минимальным порядком. Входы блока 23 подключены к выходам коммутатора порядков 8, а выходы — к второй группе входов блока 21. Первая группа входов блока 21 соединена с выходами счетчика 22 нормализации, вход установки нуля которого подключен к выходу элемента 20 ИЛИ и соединен со входами установки нуля сумматора 11 и сдвигающих регистров 24 и 25. Выходя регистра 24 подключены ко всем, кроме первого, информационным входам коммутатора 26 выравнивания порядков,: а выходы регистра 25 — ко всем, кроме ,первого, информационным входом комму татора 27 выравнивания порядков.Коммутаторы 26 и 27 соединены .между собой i-ми управляющими входами, которые подключены к выходам блока 7, Выходы коммутаторов 26 и 27 соедине,ны с первым и вторым входами второго слагаемого сумматора 11 соответственно..Информационные входы последова% тельного ввода операндов регистров

24 и 25 соединены с:первыми информационными входами соответственно коммутаторов 26 и 27 и подключены к второй группе выходов коммутатора мантисс 5, второй управляющий вход которого подключен к прямому выходу триггера 28 операции, и, кроме того, счетный вход счетчика 22 подключен к второму выходу дешифратора 12.

959070

Блок 6 сравнения порядков представляет собой схему сравнения -раз. рядных чисел. Этот блок выполняет сравнение порядков с учетом.их знаков и формирует на своем выходе сигнал логической "1", если порядок первого операнда больше или равен порядку второго операнда, и логический

"0" — в противном случае.

Блок 7 вычисления разности порядков может быть построен на основе вычи- 10 тателя,или сумматора ri -разрядных чисел, выполняющего вычитание порядков операндов с учетом их знаков. На выходе этого блока формируется модуль разности порядков операндов. 35

Блок 23 корректировки порядка предназначен для увеличения больщего порядка на величину +2. Этот блок может быть построен на основе сумматора и -разрядных чисел, выполняющего 2р суммирование большего порядка с числом +2 с учетом знака порядка.

Блок 21 вычисления порядка результата предназначен для формирования текущего значения порядка результата в зависимости от значений цифр мантиссы результата. Этот блок может быть построен на основе вычитателя или сумматора п -разрядных чисел, выполняющего операцию вычитания чисел с учетом их знаков.

Блок 17 сравнения с минимальным порядком представляет. собой схему сравнения текущего значения порядка с величиной минимального порядка с учетом их знаков. Величина минимального порядка при и --разрядах .порядка равна -2 (один разряд порядка используется для представления его знака). Если величина минимального порядка совпадает с текущим значени- 40 ем порядка, то блок 17 формирует на выходе сигнал логической "1".

Сигнал логической "1" на входе блокировки блока 17 запрещает формирование сигнала совпадения на выходе 45 этого блока.

Регистр 16 управления представляет собой в -разрядный сдвигающий регистр, при этом любое число A с плавающей запятой имеет вид 50

S5 где Р— величина порядка;

rn — - разрядность мантиссы, цифры мантиссы.

В предлагаемом устройстве для представления порядков операндов используется двоичная система счисления с йифрами "1" и "0". ,Цля представленая мантисс операндов, которые поступают на входы устройства последовательно, старшими разрядами вперед, используется избы- 4$ точная двоичная система с цифрами

II 1ll ИÎIf 111 и

1 I

Цифры избыточной двоичной системы можно представить сочетаниями цифр 1 и 0 двоичной системы в соответствии с табл. 1.

Т а б л и ц а 1

Код цифры а1

00 или 11

01

Сумматор 11 предназначен для суммирования последовательно поступающих мантисс операндов со старших разрядов, представленных в избыточной двоичной системе с цифрами "1", "0" и "1". Этот сумматор может быть построен на основе двух комбинационных двухразрядных сумматоров и трех элементов задержки, в,качестве которых могут быть применены триггеры с внутренней задержкой. Нулевые входы этих триггеров соединены с входом установки нуля сумматора 11. На входы синхронизации этих триггеров, так же как и на входы синхронизации регистра 16, регистров 24 и 25 и дешифратора 12, подаются сигналы, которые синхронизируют поступление разрядов мантисс операндов на входы устройства (входы синхронизации на чертеже условно не показаны)

Коммутаторы 26 и 27 предназначены для выравнивания порядков операндов, первые информационные входы коммутаторов 26 и 27, соединенные соответственно с информационными входами последовательного ввода операндов регистров 24 и 25, подключаются к их выходам если двоичный код на их управляющих входах есть нуль, если этот код не нуль, то к выходам коммутаторов 26 и 27 подключаются их информационные входы, соединенные с соответствующими выходами регистров

24 и 25. Регистры 24 и 25 имеют в+2 разрядов. Следовательно, старшие, m+2 разряды этих регистров соединены с т+3 информационными входами коммутаторов 26 и 27 и для их подключения к выходу коммутаторов необходимо подать управляющий код, равный 1tl+2, Если управляющий код превышает значение m+2, то на выходы коммутаторов подается логический "0".

Коммутатор 5 мантисс предназначен для подключения входных шин мантисс числа, имеющего больший порядок, 959070

10 к входам первого слагаемого сумматора 11, а также для подключения вход-; ных шин мантиссы числа, имеющего меньший порядок, ко входам регистров

24 и 25, и коммутаторов 26 и 27.Кроме того, коммутатор 5 выполняет инвертирование сигналов, поступающих на входные шины 3 и 4 мантиссы второго операнда по управляющему сигналу от триггера 28 операций для реализации устройством операции вычитания.

Дешифратор 12 предназначен для декодирования кодов цифр мантиссы результата по сигналам, синхрониэирующим поступление разрядов мантисс операндов. При поступлении на входы дешифратора 12 кодов цифр "1" или "1", сигнал логической "1" формируется на . первом выходе дешифратора 12, который подключен к единичному входу триггера 15. Если на входы дешифратора 12 паступает код цифры "0", то сигнал логической "1" формируется на втором его выходе, который соединен со счетHblM входом счетчика 22 нормализации.

Устройство работает следующим образом.

Перед выполнением операции все ре.гистры, счетчик и триггеры устанавливаются в нулевое состояние. Эатем в триггер операции 28 заносится код операции, и на его прямом выходе устанавливается логический "0" для операции сложения, либо логическая "1" для операции вычитания.

На шины 9 .-9„устройства поступает двоичный код порядка первого операнда, а на шины 101-10< двоичный код порядка второго операнда. Блок 6 выполняет сравнение поступивших íà его входы порядков и формирует соответствующий сигнал на выходе. Этот сигнал является управляющим для коммутаторов 5 и 8. Коммутатор 8 выполняет подключение большего порядка ко входам блока 23 корректировки порядка, который этот порядок с учетом его знака суммирует с числом +2. Блок 21 на своих выходах формирует разность двоичных кодов чисел, поступающих от блоков 23 и 22, причем код на выходах блока 23 является уменьшаемым, а код на выходах блока 22 — вычитанием. При этом блок 17 выполняет сравнение двоичного кода на выходах блока 21 с двоичным кодом минимального порядка.

Кроме того, блок 7 на своих выходах формирует двоичный код модуля разности порядков, который задает для коммутаторов 26 и 27 номер их информационного входа, подключаемого к их выходам.

Одновременно с поступлением порядков операндов, на входные шины 1, 2 и 3, 4 поступают коды старших разрядов мантисс эперандов. Коммутатор

5 в зависимости от выполняемой операции (сложение или вычитание) не ин;мое счетчика нормализации 22 снова

50 .увеличивается на единицу, а значение текущего порядка результата снова уменьшается на единицу блоком 21.

Таким образом, выполняется совмещение во времени процессов поразрядно55 .го ввода операндов, выравнивание их порядков, суммирование и нормализация. Процесс, нормализации прекращается в случае, когда на выходах сумматора 11- будет получена первая значащая цифра мантиссы результата "1" или

"1",либо значение текущего порядка результата станет равным -2" 1 . Если получим первую значащую цифру мантиссы результата, то происхоцит следующее. По синхрониэирующему сигналу

65 дешифратор 12 на свой первый выход

46

4S вертирует или инвертирует коды на входных шинах 3 и 4. Кроме того, в зависимости от выходного сигнала блока 6 коммутатор 5 выполняет подключение входной шины 2 или 4 к входам регистра 24 и коммутатора 26 мантиссы того числа, которое обладает меньшим порядком. Если же порядки операндов равны, то к входам указанных регистров и коммутаторов подключаются входные шины 3 и 4. Входные шины мантиссы числа, обладающего боль шим .порядком, подключаются коммутатором 5 к входам первого слагаемого сумматора 11.

Регистры 24 и 25 и .коммутаторы 26 и 27 выполняют выравнивание порядков операндов по управляющему двоичному коду от блока 7, т.е. обеспечивают поступление на входы второго слагаемого сумматора 11 разрядов .мантиссы меньшего порядка с таким же весом, как и у разрядов мантиссы, поступающих на входы первого слагаемого сумматора 11. Сумматор 11 выполняет суммирование разрядов операндов. На его выходах формируются разряды мантиссы результата. По синхрониэирующему сигналу коды этих разрядов через выходные шины 13 и 14 выдаются иэ устройства. Кроме того, эти коды аналиэируются дешифратором 12. Если текущей цифрой мантиссы результата является

"0", то дешифратор 12 на своем втором выходе формирует сигнал логической

"1". Этот сигнал поступает на счетный вход счетчика 22 нормализации и увеличивает его содержимое на единицу. При этом, значение текущего порядка результата уменьшается на единицу, блоком 21. Кроме того, по синхронизирующему сигналу происходит сдвиг информации в сдвигающих регистрах 24 и 25, а на шины 1, 2 и 3, 4 поступают очередные разряды операндов. Сумматор 11 снова выполняет суммирование поступивших разрядов слагаемых, а дешифратор 12 выполняет анализ цифр мантиссы результата. Если текущая цифра снова "0", то содержи959070

Таблица 2

Счетчик нормализации

Выходнйе ши- Регистр ны управле13 14 ния

Входные шины

3 и 4

Входы

2«го слагаемого сум= мато ра

Входные шины .

1.и 2

Входы

1-ro слагаемого сумматора

Регистр порядка результата

Блок вычисления порядка результата

Номер цикла

0001 +0011 +0000

0010 +0010 +0000

00 О 1 1 О

10 1 О О 1

0000

1 О О

2 1 1

3 1 1

4 О 1

5 1 О

0000

0011 +0001 +0000 00 01 О О О 1

0000

0011 +0001 +0000 10

0011 +0001 +0001 00

0001

01 1 О О 1

0010

01

О1ОО +OOOO +ООО1

0000 +0010 +0000

6 -„1 1

О1ОО

00

7 О 1

1000

Формула изобретения выдаст сигнал логической "1". Этот сигнал установит на выходе триггера

15 логическую "1", которая блокирует работу блока 17 . Кроме того, "1" на выходе триггера 15 установит в единицу младший разряд регистра 16 управ- 5 ления. В регистр 18 по сигналу "1" от триггера 15 записывается значение порядка результата, поступающего от блока 21, а на выходных шинах 19 -19п устанавливается порядок числа, ман- 30 тисса которого вычисляется. Под действием синхронизирующих сигналов в регистре 18 порядка результата происходит сдвиг единицы, из младших раз-, рядов в старшие, а сумматор 11 про- f5 изводит вычисление разрядов мантиссы результата. Процесс вычисления прекращается, когда единица в регистре управления 16 перейдет в m-й разряд.

При этом устройством выдается, через выходные шины 13 и 14, rn -разрядов мантиссы результата. Логическая "1" в ю-м разряде регистра 16 управления устанавливает в нуль регистр 18 порядка результата триггер 15 и через эле- 25 .мент 20 ИЛИ вЂ” сумматор 11, счетчик нормализации 22 и сдвигающие регист-. фри суммировании тех же операндов известным устройством для получения мантиссы результата той же разрядности потребуется: четыре цикла для ввода мантисс операндов, два цикла для выравнивания порядков и 2 цикла для нормализации результата, т.е. всего восемь циклов. Кроме того, в известном устройстве затрачивается один цикл для суммирования мантисс и два цикла для их пересылок в устройстве.

Предлагаемое устройство превосходит по быстродействию известное. 6$ ры 24 и 25. Таким образом, устройство подготавливается к обработке следу- ющей пары операндов.

Если в процессе нормализации значение текущего порядка результата на выходах блока 21 станет равным -2" " (например, это возможно при вычитании равных между собой операндов), то блоком 17 выдается логическая "1" на вход элемента 20 ИЛИ. При этом устройство подготавливается к обработ— ке следующей пары операндов, так как устанавливаются в исходное нулевое состояние сумматор 11, счетчик 22 нормализации и регистры 24 и 25.

Ф

Пример. Пусть первый операнд

А = (12/16) *вс, = 2 (0,1101)у, а второй операнд В =(-2/16)дес — 2+"(0,1 111)„з . Произведем сложение этих операндов.

Для получения четырех разрядов мантиссы результата необходимо выполнить 7 циклов. Для указанных значений операндов сумма С = (10/16)*ec =

2+" (0 1 101)изб.

Процесс вычисления показан в табл.. 2.

Устройство для сложения и вычитания чисел с плавающей запятой, содержащее триггер операции, коммутатор мантисс, блок сравнения. порядков, блок вычисления разности порядков, коммутатор порядков, блок корректировки порядка, счетчик нормализации и блок вычисления порядка результата, первая группа входов которых соединена с выходами счетчика нормализации, а вторая группа входов — с выхода959070

14 ми блока корректировки порядка, подключенного своими входами к выходам коммутатора порядков, управляющий вход которого соединен с первым управляющим входом коммутатора мантисс и подключен к выходу блока сравнения порядков, о т л и ч а ю щ е е с я тем, что, с целью повьнаения быстродействия за счет совмещения во времени процессов поразрядного ввода операндов, выравнивания их порядков, суммирования и нормализации устройст° ва, оно содержит сумматор, дешифратор, триггер,два коммутатора выравнива ния порядков, элемент ИЛИ, блок сравне-. ния с минимальным порядком, регистр управления, регистр порядка результата и два сдвигающих регистра, причем первые группы входов блока сравнения порядков, блока вычисления разности порядков и коммутатора порядков соединены одноименными входамй между собой и подключены к входным шинам порядка первого операнда, входные шины порядка второго операнда под" ключены . к соответствующим входам второй группы входов коммутатора порядков, блока сравнения порядков и блока вычисления, разности порядков, выходы которого подключены к одноименйым управляющим входам двух коммутаторов выравнивания порядков,причем выходы первого и второго коммутаторов выравнивания порядков подключены к первому и второму. входам. второго слагаемого сумматора, к выходам которого подключены выходные шины мантиссы результата устройства и вхо; ды дешифратора, который первым выходом соединен с единичным входом триггера, а вторым выходом — к счетному входу счетчика нормализации, вход установки нуля которого соединен со входами установки нуля сдвигающих регистров, сумматора и подключен к вы-. ходу элемента ИЛИ,который первым входом соединен с выходом блока сравнения с минимальным порядком, а вторым входом — с входом установки нуля регистра порядка результата, с выхо-. дом старшего разряда регистра управления и .с нулевым входом триггера, который пряьым выходом подключен к управляющему входу регистра управления, входу блокировки, блока сравнения с минимальным порядком и к входу разрешения записи регистра порядка результата, выходы которого подключе.ны к выходным шинам порядка результата устройства, а информационные входы .этого регистра соединены с выходами блока вычисления порядка результа30 та и со входами блока сравнения с минимальным порядком,.выходи первого сдвигающего регистра подключены ко всем, кроме первого, информационным входам первого коммутатора выравни-.

15 вания порядков, первый информационный вход которого соединен с информационным входом последовательного ввода первого сдвигающего регистра и. с первым выходом второй -группы выходов коммутатора мантисс, первая группа .входов которого подключена к входным шинам мантиссы nepaoro операнда устройства, а вторая группа входов подключена к входным шинам мантиссы вто 5 рого операнда, устройства, причем второй управляющий вход коммутатора мантисс соединен с выходом триггера операции, а первая .группа выходов коммутатора мантисс подключена к входам первого слагаемого сумматора, выходы второго сдвигающего регистра подклю-.. чены к всем, кроме первого, информационным входам второго коммутатора выравнивания порядков, первый информационный вход которого соединен с

З5 информационным входом последовательного ввода второго сдвигающего регистра и с вторим иэ выходов второй группы выходов коммутатора мантисс, - Источники информации, 46 принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 638959, кл. С 06 Г 7/385, 1978.

2. Авторское свидетельство СССР

9. 717763, кл. G 06 F 7/385, 1980.

45 3. Заявка Англии 9 1475471, кл.:G 4 А, 1977. .

4. Авторское свидетельство СССР 9 567172, кл. 6 06 F 7/385, 1977.

5. Заявка Японии 9 54-44617, у кл. 97 (7) Е 3 1, 1979 (прототип).

Составитель Н. Захаревич.

Редактор Н. Воловик Техред М.Кощтура Корректор Г. Огар

Заказ 7017/65 Тираж 731 Подписное

° ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4