Оперативное запоминающее устройство

Оперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 11.12.80 (2 ) 3216486/18-24 151) М.КЛ. с присоединением заявки ¹

11 С 29/00

G 11 С 11/00

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 15.0982. Бюллетень №З4 (53) УДК 681. ÇË, .6 (088 8) Дата опубликования описания 15.09.82 (72) Авторы изобретения

A.A.Åëèñååâ, В.A.Êðóïèí и В.Ю.Гарин,(71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

ФЬ

Изобретение относится к вычислительной технике и может быть йспользовано в цифровой вычислительной машине.

Известны. оперативные запоминающие устройства (ОЗУ), содержащие основной накопитель, блок . контроля, регистры данных и адресов. Емкость основного накопителя таких ЗУ существенно увеличина, и если какая-либо область основного накопителя рабо-.. тает ненадежно (дает частые сбои), то программа из этой области перемещается в другую.(1 1.

Недостатком этих запоминающих устройств является большая избыточность основного накопителя и необходимость специальной разработки математического обеспечения.

Наиболее близким к предлагаемому по технической сущности является . оперативное ЗУ (ОЗУ), содержащее основной накопитель, блок контроля, регистр данных, регистр адреса строки, регистр адреса столбца, дешифратор адреса столбца, буферные накопители, накопители адресов и при знаков активности. Для обеспечения . высокой скорости обращений к основной памяти, используется буферная память. Имеются средства, позволяющие отключить неисправную часть буферной памяти или всю буферную память (2).

Недостаток запоминающего устройства заключается в том, что неисправность в основном накопителе требует остановки и ремонта системы.

Цель изобретения — повышение надежности ОЗУ.

Поставленная цель достигается тем, что в ОЗУ, содержащее основной накопитель, информационные входы которого подключены к одним информационным входам коммутатора, к информационным входам буферных накопителей и к выходам регистра данных, одни из которых подключены к

2О,выходам основного накопителя и ко входам блока контроля, другие являются информационными входами устройства, а выход блока контроля управляющим выходом устройства, одни адресные входы основного накопи25,"еля под,лючены к адресн. Входам буферных накопителей, к адресным входам накопителей адресов и к входам дешифратора и к выходам регистра адреса столбцов, другие адресные входы основного накопителя подклю959166 чены к одним входам схем сравнения, к информацьонным входам накопителей адресов и к выходам регистра адреса строки, входы регистров адресов столбца и строки являются адресными входами устройства, выходы накопителей адресов подключены к другим входам схем сравнения, выходы которых подключены к одним управляющим входам буферных накопителей и к вхо-. дам первого элемента ИЛИ, выходы буферных накопителей подключены к другим информационным входам коммутатора, выходы которого являются информационными выходами устройства, выход первого э."емеита ИЛИ подключен к входу элемента НЕ, к одному входу первого элемента И и к одному входу триггера, выход которого подключен к управляющему входу коммутатора и к одному входу второго элемента И, второй выход триггера подключен к одному входу третьего элемента И, другой вход которого подключен к соответствующему управляющему входу основного накопителя и является одним управляющим входом устройства, другой вход второго элемента И подключен к другому входу первого элемента И, к соответствующему управляющему входу основно- 30 го накопителя, к первым входам элементов И группы и является другим управляющим входом устройства, выходы первого и второго элементов И подключены к входам второго элемен- 35 та ИЛИ, выход которого подключен к другим управляющим входам буфеоных накопителей, вторые входы элементов

И группы подключены к.выходам элементов ИЛИ первой группы, входы которых подключены к соответствующим выходам накопителей признаков приоритета, первые и вторые управляющие входы накопителей признаков приоритета подключены соответственно к выходам дешифратора и к выходу первого элемента И, третьи входы элементов И группы подключены к выходу элемента НЕ, дополнительно введены накопители признаков режима, адресные входы которых подключены к выходам регистра адреса строкй., инФормационные входы - к выходу блока контроля, а управляющие входы накопителей признаков режима подключены к выходам соответствующих схем сравнения, элементы ИЛИ второй группы, одни входы которых подключены к выходам накопителей признаков режима, другие входы — к выходам соответствующих схем сравнения, а 60 выходы элементов ИЛИ второй группы к информационным входам накопителей признаков приоритета, и четвертый, элемент И, первый вход которого подключен к выходу блока контроля, 65

Второй Вход — к другому выходу триг гера, а входы группы входов четверто го элемента И подключены к выходам соответствующих накопителей признаков режимов, выход четвертого эле-мента И является другим управляющим выходом устройства.

Кроме того, накопитель признаков режима содержит триггеры, группы элементов И, элемент ИЛИ и дешифратор, входы которого являются адресными входами накопителя признаков режима, выходы дешифратора подключены к первым входам соответствующих элементов И первой и второй групп, вторые входы элементов И первой группы объединены и являются управ-. ляющими входами накопителя признаков режима, третьи входы элементов

И первой группы подключены к первым выходам соответствующих триггеров, вторые входы которых подключены ко вторым входам элементов И второй группы, вторые выходы элементов И первой группы подключены к- первым входам соответствующих триггеров, вторые входы которых объединены и являются. информационными входами накопителя признаков режима, выходы элементов И второй группы подключены к входам элемента ИЛИ, выход которого является выходом нако-. пителя признаков режима.

На фиг.1 представлена Функциональная блок-схема ОЗУу на фиг.2— схема накопителя признаков приори- тета;. на фиг.3 — схема накопителя признаков режима; на фиг.4 - схема блока контроля.

ОЭУ содержит вход чтения 1 устройства, основной накопитель 2, триггер 3, элементы И 4-6, вход за писи 7 устройства, элемент И 8, адресный вход 9 устройства, регистр адреса столбца 10, регистр адреса строки 11, буферные накопители 12, накопители адресов 13, дешифратор 1.4, накопители признаков режима 15, вход установа 16 устройства, схемы сравнения 17, регистр данных 18,,блок контроля 19, выход сбоя 20 устройства, информационный вход 21 устройства, коммутатор 22, выход 23 устройства., накопители признаков приоритета 24, элементы ИЛИ 25-27:, элемент HE 28, элемент ИЛИ 29, элемент И 30„и выход отказа 31 устройства.

Накопитель признаков приоритета содержит первый информационный вход 32, триггеры первой строки 3335, элемент И 36; первый выход 37 накопителя, второй информационный вход 38, триггеры второй строки 39 и 40, элемент И 41, второй выход 42, N-1-й информационный вход 43, триггер N-1-й строки 44, элемент И 45, N-1- и выход 46, й-й информационный

959166 вход 47, элемент И 48, N-й информарых однозначно соответствуют ячейкаи ционный выход 49, вход разрешения буферных накопителей 12. Для хразаписи 50, вход выбора 51 и эле- нения информации о частоте обращемент И 52 ° ний к буферным накопителям 12 ОЗУ

Накопитель признаков режима со- содержит накопители признаков приодержит вход установа 53, триггеры 5 ритета 24. Каждому накопителю приз наков

54-56, информационный вход 57, эле- .приоритета 24 соответствует свой столменты И 58-60, вход выбора 61., ад- бец ячеек буферного накопителя 12. ресный вход 62, дешифратор 63, эле- Накопители признаков приоритета 24 мент И. 64-66, элемент ИЛИ 67 и вы- выполнены в виде треугольной матриход 68. цы триггеров .34, 35, 39, 40 и 44

Блок контроля содержит вход 69 (фиг.2), состоящей из N-1-й строки и блока контроля, элемент сложения по N-1-го столбца. Суть работы их замодулю два .70, схему сравнения 71 и ключается в следующем. Наименее исвыход 72. пользуемой ячейке, к которой дольОЗУ работает следующим образом. 15 ше всего не было обращений столбца

Адрес ячойки основного накопите- буферных накопителей 12 (фиг.l), ля 2 (фиг.l) подается через адрес- . присваивается наименьший приоритет

ый 9 у трой тв в регистры 10 активности. Наивысший приоритет имен 11 адреса столбца и строки. По ет та ячейка, к которой было последсигналу чтения со входа 1 устройст- 20 нее обращение или которая Работает в ва информация считывается из задан- режиме работы ячейки основного наконой адресом ячейки основного накопи- пителя 2. Каждая 1-я строка и i-1-"й теля 2 в регистр данных 18. Счи- столбец j-го накопителя признаков тываемая информация из основного приоритета 24 однозначно соответнакопителя 2 контролируется (нап й-. ствует i-й ячейке j-ro столбца бумер на нечет) блоком контроля 19. ферных накопителей 12., При обраще.При наличии сигнала записи 7 инфор- нии к i-й ячейке j-го столбца бумация из регистра: данных 18 заносит- ферных накопителей 12 в j-м накося в основной накопитель 2 по за- пителе признаков приоритета 24 тригданному адресу. геры в i-й строке устанавливаются в

Для хранения и выдачи данных, к единичное состояние, а триггеры,в которым чаще всего обращаются ОЗУ 5.-1-м столбце — в нулевое, т.е., содержит буферные накопители 12; наименьшему приоритету активности

Информация1находящаяся в одном из бу- i ячейки j-го столбца буферных наферных накопителей 12, по сигналу 35 копителей 12 соответствует единиччтения с входа 1 считывается из бу- ное значение триггеров i-й строки и ферного накопителя 12 через коммута- нулевое значение триггеров i-1-го тор 22 ° Если требуемая информация . столбца. Для наименьшего приоритеотсутствует в буферных накопителях та наоборот. Например для четырех

12, то чтение по заданному адресу 40 буферных накопителей 12 при обрапроисходит из основного накопите- щении к первой ячейке выбранного ля 2. В режиме записи, если адресу- столбца в соответствующем накопиемая ячейка основного накопителя 2 теле признаков приоритета 24, на есть и. в одном из буферных накопите- вход 32 (фиг.2) поступает единичлей 12, то запись информации из ре- 45 ный сигнал, который устанавливает гистра данных,18 происходит как в триггеры 33-35 в единичное состояние. тот буферный накопитель 12, так и в При последующем обращении к.третьей основной накопитель 2. В противном ячейке единичный сигнал поступает случае запись идет только в.основ- на вход 43 и устанавливает в единой накопитель 2. Последний раэби- с0 ничное состояние триггер 44 и в вается на горизонтальные строки, ко- нулевое — триггеры 34 и 39. После личество ячеек в каждой из которых обращения ко второй ячейке в едиравно количеству ячеек в любом бу- ничное состояние устанавливаются ферном 12 накопителе. Соответствую-. триггеры 39 и 40, в нулевое тригщие ячейки всех строк основного 2 гер 33. После этого наименее активи буферных 12 накопителей представ- ной будет четвертая ячейка, о ем . 55 чем я т собой столбцы основного 2 и бу- свидетельствует наличие единичного

48 ферных 12 накопителей. В ячейках бу сигнала íà выходе 49 элемента ° ферных накопителей 12 хранится часто При последующем чтении ОЗУ в режииспользуемая информация, либо инфор- ме отсутствия информации в соотмация неисправных ячеек основного ветствующем столбце буферных наконакопителя 2. Для хранения адресов пителей 12 (фиг.l), запись адреса ячеек основного накопителя 2, ин- строки произв д ст ок и оизводится в соответствуюформация которых расположена в бу- щую ячейку четвертого накопителя ферных накопителях 12, используются адресов 13, тр р накопители адресов 13, ячейки кото- 65 (Фиг.2) устанавливаются в нулевое

959166 состояние, а наименее активной станет ячейк; соответствующего столбца первого буферного накопителя 12 .(Фиг.1).. Однако могут возникать ситуации, когда на входах одного или нескольких триггеров 33-35, 39, 40, 44 (фиг.2) одновременно присутствуют сигналы установки в нуль и единицу. Такие ситуации некорректны (из-за неопределенности .состояния триггеров), однако на работу накопителя признаков приоритета 24 (фиг.1) они не указывают никакого воздействия, так как независимо от окончательной установки триггеры одной строки матрицы триггеров 33-35,15

39, 40, 44 (фиг.2) находятся в нулевом состоянии. Ячейка, соответствующая этой строке, имеет наименьший приоритет активности. Для хранения информации о сбое. ячеек основного 20 накопителя 2 (фиг.1) ОЗУ содержит накопители признаков режима 15, каждому .из которых соответствует свой буферный накопитель 12. Накопитель признаков режима 15 содержит триггеры 54-.56 (фиг.3), каждому из ко- торых соответствует:своя ячейка из соответствующего буферного накопителя 12 (фиг.1). При обнаружении .сбоя;ячейки основного накопителя 2 в режиме чтения, на выходе блока контроля 49 появляется единичный сигнал сбоя. После записи адреса сбойной ячейки в соответствующий накопитель. адресов 13 единичный.сиг- 35 нал сбоя записывается в соответствующий триггер. соответствующего накопителя,признаков режима. Последующая запись нулевого сигнала в эти триггеры исключена. В исходное 40 нулевое состояние триггеры.54-56 (фиг.3) переключаются по сигналу установа 53, поступающего на вход установа 16 (фиг.1) устройства в начальный момент работы или после за- 45 мены неисправных ячеек основного накопителя 2, т.е. когда все ячейки основного накопителя 2 исправны.

Адрес строки из регистра 11 сравнивается.на схемах сравнения 17 с адресами, находящимися в накопителях адресов 13 по заданному андресу столбца. Равенство адресов говорит о том, что адресуемая информация есть в соответствующем буферном накопителе 12. Если в режиме чтения

ОЗУ требуемая информация есть в адресуемом столбце буферных накопителей 12, то сигнал чтения со входа

1,устройства разрешает чтение из ячейки выбранного буферного накопителя 12 на выход 23 через коммутатор

22. При этом запись в накопителе адресов 13 запрещена нулевым выходом элемента НЕ 28 и через элемент И 5 разрешена запись в накопители приз- 65 иаков приоритета 24, Через соответствующие элементы ИЛИ 27 в адресуемом накопителе признаков приоритета

24 наивысший приоритет активности присваивается ячейкам, адресуемого столбца буферных:накопителей 12, в которых записана информация соответствующих сбойных ячеек основнсго накопителя 2 и ячейке, к которой происходит обращение. Если в ячейках адресуемсго столбца буферных накопителей 12 нет требуемой информации, то происходит следующее.

По сигналу чтения со входа 1 устройства триггер 3 переключается в нулевое состояние, которое фиксирует отсутствие необходимой информации в буферных накопителях 12 и переключает коммутатор 22 на выдачу информации с регнстра данных 18 на выход 23 устройства. Нулевой сигнал .с выхода элемента ИЛИ 26 через элемент И 5 запрещает запись в накопители признаков активности 24.

Через элемент НЕ 28 этот сигнал разрешает запись в тот накопитель адресов 13, которому соответствует ячейка в адресуемом столбце буферных накопителей 12 с наименьшим приори- тетом активности. После этого считываемая .информация из основного, накопителя 2 через регистр данных

18 и коммутатор 22 подается на вы- ход 23 .устройства, а также записывается в соответствующую ячейку адресуемого столбца буферных накопителей 12.

В случае обнаружения сбоя блоком контроля 19, сигнал о нем поступает на выход сбоя 20 устройства и записывается в соответствующий триггер соответствующего накопителя признаков активности 15. Запись при-. знаков активности происходит аналогично

В режиме записи, если необходимой -ячейки нет в адресуемом столбце буферных накопителей 12, по сигналу записи со входа 7 устройства, информация со входа 21 через регистр данных 18 записывается в основной накопитель 2 по заданному адресу. БуФер" ные накопители 12, накопители адресов 13, признаков приоритета 24 и признаков режима 15 остаются без изменения. Если необходимая ячейка имеется в адресуемом столбце, буферных накопителей .12, то запись информации из регистра данных )8 происходит в соответствующую ячейку основного накопителя 2 и соответствующую ячейку соответствующего буферного накопителя 12.. Накопители адресов 13, признаков активности 24 и режима 15 остаются неизменными.

В том случае, когда в одном из столбцов основного накопителя 2 число не959166

Формула изобретения исправных ячеек, к которым было обращение, превышает число буферных накопителей 12 (т.е. число накопителей признаков режима 15) фиксируется отказ на выходе 31 устройства.

Отказ фиксируется и в том случае, когда число неисправных ячеек в одном из столбцов основного накопителя 2, к которым было обращение, равно числу буферных накопителей 12 и задан режим чтения или когда необходимой информации в адресном столбце.буферных накопителей 12 нет.

Предложенное устройство позволяет выполнить автоматическую реконфигурацию основного накопителя, в случае обнаружения B нем блоком контроля неисправноСти, без замены элементов, тогда как в известных ЗУ необходима физическая замена элементов основного накопителя. Возможность реконфигурации основного накопителя

ОЗУ на основе использующегося обо- . рудования позволяет сделать запоминающее устройство нечувствительным к целому ряду отказов основного накопителя. Кроме этого,в предлагаемом

ОЗУ повышение надежности осуществляется. за счет незначительного количества дополнительного оборудования, при этом последовательность и диапазон адресов ОЗУ не изменяется.

1. Оперативное запоминающее устройство, содержащее основной накопитель, информационные входы которого подключены к одним входам коммутатора, к входам буферных накопителей и к выходам регистра данных, одни входы которого подключены к выходам основного накопителя и ко входу блока контроля, другие входи регистра данных являются информационными входами устройства, а выход блока контроля является управляющим выходом устройства, одни адресные входы основного накопителя подключены к адресным входам буферных накопителей, к адресным входам накопителей адресов, к входам дешифратора и к выходам регистра адреса столбцов, другие адресные входы основного накопителя подключены к однимфцходам схем сравнения, к информационным входам накопителей адресов и к выходам регйстра адреса строки, входы регистров адресов столбца и строки являются адресными входами устройства, выходы накопителей адресов подключе. ны к другим входам схем сравнения, выходы которых подключены к одним управляющим входам буферных накопителей и к входам первого элемента

ИЛИ, выходы буферных накопителей подключены к другим информационным входам коммутатора, выходы которого являются информационными выходам: устройства, выход первого элемента .

ИЛИ подключен к входу элемента НЕ, к одному входу первого элемента И и к сдному входу триггера, выход которого подключен к управляющему входу коммутатора и к одному входу второго элемента И, второй выход триггера подключен к одному входу третьего элемента И, другой вход которого подключен к соответствующему управляющему входу основного накопителя и является одним управляющим

15 входом устройства, другой. вход второго элемента И подключен к другому входу первого элемента И, к соответствующему управляющему входу основного накопителя, к первым вхо20 дам элементов И группы и является другим управляющим входом устройства, выходы первого и второго элементов И подключены к входам второго элемента ИЛИ, выход которого подключен к другим управляющим входам . буферных накопителей, вторые входы элементов И группы подключены к выходам элементов ИЛИ первой группы, входы которых подключены к соответстующим выходам накопителей признаков приорйтета, первые и вторые уп равляющие входы накопителей признаков приоритета подключены соответственно,к выходам дешифратора и к вы35 ходу пеРвого элемента И, третьи входы элементов И группы подключены к выходу элемента НЕ, о т л и ч а ющ е е с я тем, что, с целью повышения надежности устройства, оно со4Q деРжит накопители признаков режима, адресные входы которых подключены к выходам регистра адреса строки, информационные входы - к выходу блока контроля, а управляющие входы накопителей признаков режима подключены к выходам соответствующих схем сравнения, элементы. ИЛИ вто- рой группы, одни входы которых подключены к выходам накопителей признаков режима, другие входы — к выходам соответствующих схем сравне-. ния, а выходЫ элементов .ИЛИ второй группы — к информационным входам накопителей признаков приоритета, и четвертый элемент И, первый вход которого подключен к выходу блока контроля, второй вход,- к другому входу трйггера, а входы группы входов четвертого элемента И подключены к выходам соответствующих нако60 пителей признаков режимов, выход четвертого элемента И является другим управляющим выходом устройства.

2. Устройство по п.1, о т л ибо ч а ю щ е е с я тем, что накопи959166 тель признаков режима содержит триггеры, гругпы,элементов И, элемент

ИЛИ и дешифратор, входы которого являются адресными входами накопителя признаков режима, выходы дешифратора подключены к первым входам соответствующих элементов И первой и второй групп, вторые входы элементов И первой группы объединены и являются управляющими входами накопителя признаков режима, третьи входы элементов И первой группы подключены к первым выходам соответствующих триггеров, вторые выходы которых подключены ко вторым входам элементов

И второй группы, вторые выходы элемен- 15 тов И первой группы подключены к первым входам соответствующих .триггеров, вторые входы которых объединены и являются информационными входами накопителя признаков режима, выходы элементов И второй группы подключены к входам элемента ИЛИ, выход которого является выходом накопи. теля признаков режима.

Источники информации, принятые во внимание при экспертизе

1. Патент CUA 9 3800294, кл. G 11 С 29/00, опублик. 1974.

2. Патент СШй Р 3938097, кл. G 11 С 29/00, опублик. 1976 (прототип).

959166

Составитель Гордонова

Редактор Т.Митрович Техред И.Гайду КорректорЮ.Макаренко

Закаэ 7050/70 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4