Устройство для регистрации потока ошибок дискретного канала связи

Устройство для регистрации потока ошибок дискретного канала связи

Иллюстрации

Показать все

Реферат

 

ОПИСА

ИЗОБРЕТ

К, АВТОРСКОМУ. СВ

Союз Советских

Социалистических республик (6l ) Дополнительное к авт. св (22) Заявлено 09.02.8 1 (2() с присоединением заявки М (23) ПриоритетОпубликовано 15.09.82

Дата опубликования on

3Ъаударатеснный комитет

СССР но денем изооретеннй и открытий е

В. A. Мамонов, Ж. А. Железняк, Г. В. Батуркин

И; H. Иванов, Л. К. Киселев, О. В. Малютина и (72) Авторы изобретения (7l) Заявитель (54) УСТРОИСТВО ДЛЯ РЕГИСТРАБИИ ПОТОКА

ОШИБОК ДИСКРЕТНОГО КАНАЛА СВЯЗИ (зобретенне, относится к электросвязи и предназначено для исследования дискретных каналов связи. Известно устройство для регистрации ошибок дискретного канала связи, содержащее последовательно соединенные формирователь команд, анализатор непораженных символов, выход которого подключен к первому, второму и третьему входам управляемого коммутатора, к первому уп- щ равляющему входу которого подклточен первый выход блока управления записью и считыванием, а также счетчик оишбок, генератор тактов и блок регистрации (1).

Однако известное устройство не обеспечивает поэлементную регистрацию пото» ка ошибок в высокоскоростных системах передачи данных, Ф

Бель изобретения — повышение точнос- ЕО ти путем поэлементной регистрации потока ошибок в высокоскоростных системах передачи данных.

Бель достигается тем, что в устройство для регистрапии потока ошибок дискретного канала связи, содержащее последовательно соединенные формнровател команд, анализатор непораженных символов, выход которого подключен к первому, второму и третьему входам управляемого коммутатора, к первому управляющему входу которого подключен первый выход блока управления записью: и считыванием, а также счетчик ошибок, генератор тактов и блок регистрации, введены формирователь временных блоков, анализатор пораженных комбинаций, блок анализа распре деления ошибок, последовательно соединенные блок задержки и элемент ИЛИ, а также блок памяти, выход которого подключен к первому входу блока регистрации, к второму входу которого подключен выход элемента ИЛИ, а выход блока регистрации подключен к первому входу блока управления записью и считыванием, второй.и третий выходы которого под« 959287 ключены к первому и второму входам блока памяти, а четвертый выход блока управления записью и считыванием подключен к второму управляющему входу управляемого коммутатора, выход которо- S го подключен к третьему входу блока памяти, в к четвертому, пятому и шестому входам управляемого коммутатора подключены соответственно первый выход анализатора пораженных комбинаций, 10 выход блока анализа распределения оши- бок и выход счетчика ошибок, первый . вход которого объединен с первыми входами формирователя команд, блока анали-., за распределения ошибок и анализатора д пораженных комбинаций, второй, третий и четвертый выходы которого подключены соответственно к третьему управляющему входу управляемого коммутатора, второму входу счетчика ошибок и второму входу блока анализа распределения ошибок, к третьему входу которого, а также к второму входу анализатора непорвженйых символов подключен первый выход генератора тактов, второй и третий выходы ко у торого подключены соответственно к вто- рым входам блока уцрввления записью и считыванием и анализатора пораженных комбинаций, к третьему входу которого, в также к третьему входу блока уцравле- 3© ния записью и считыванием и втсфому входу формирователя командi подключен первый выход формирователя временных блоков, второй выход которого подключен к четвертому входу блока управления эаМ писью и считыванием, а к входу.формиро вателя временных блоков, к второму вхо1 ду элемента ИЛИ и к пятому входу блока управления записью и считыванием подключен второй выход формирователя ко 40 манд, при этом второй выход анализатора непораженных символов подключен к шестому входу блока управления записью и считыванием и к входу блока задержки.

На фиг. 1,представлена структурная 4S схема устройства; на фиг. 2 - форма регистрации потока ошибок на перфоленте.

Устройство для регистрации потока ошибок дискретного канала связи содержит формирователь 1 команд, анализатор

2 непораженных символов, блок 3 управ56 ления записью и считыванием, блок 4 памяти, формирователь 5 временных блоков, генератор 6 тактов, анализатор 7пораженных комбинаций, управляемый коммутатор 8, счетчик 9 ошибок, блок

SS

10 анализа распределения ошибок, блок

11 задержки, элемент ИЛИ 12, блок 13 регистрации.

Устройство работает следующим образом.

При отсутствии ошибок в канале связи анализатор 2 непораженных символов, состоящий иэ трех счетчиков и блока 3 управления записью непораженных симво-. лов, подсчитывает количество тактов, идущих со скоростью, соответствующей

9,6 кбит/с. Такты подаются с первого выхода генератора 6 твктов. При полном заполнении счетчиков анализатора 2 непораженных символов (120 120 х120) с его выхода 21 подается команда через блок 11 задержки, и элемент ИЛИ 12, запускающий блок 13 регистрации (мотор перфоратора). Задержка, равная 800 мс, необходима для полного разгона мотора перфоратора.

Команда с выхода 2 анализатора 2 непораженных символов поступает также на вход 6 блока 3 управления записью и считыванием, с. третьего выхода которо-. го подается сигнал подготавливающий блок. 4 памяти к записи.

Блок 4 памяти состоит из 16ОЗУ (два подблока по 803У), двух счетчиков управления адресами и коммутатора управления режимами ОЗУ. Режимов ОЗУ три: хранения, записи, считывания. Блок 4 памяти работает таким образом, что на один

80ЗУ идет запись, с другого 80ЗУ идет считывание. Одновременно с подачей сигI нала в блок 4 памяти, с выхода 1 блока 3 управления записью и считыванием подается сигнал на управляющий вход 3. коммутатора 8, который подключает 1, I

2 и 3 информационные входы управляемого коммутатора к информационному вы ходу 1 анализатора 2 непораженных символов, и затем. дальше через коммутатор

8, состоящий из восьми разрядов, непораженные символы записываются в блок 4 памяти.

Информация о безошибочно принятых символах в определенные моменты перезаписывается,на перфоленту (фиг. 2O ).

На перфоленте пробиваются три ряда по пять отверстий: четыре строки несут информацию, старший (пятйй) разряд — маркиров очный.

В момент появления ошибки сигнал

Ошибка" поступает на первые входы формирователя 1.команд, анализатора 7 пораженных комбинаций, блока 10 анализа распределения ошибок и на счетчик 9 ошибок.

Формирователь 1 команд дает с выхо да 1 команду запрета подсчета таков

87 6 шая 9,6 кбит/с, приходящая с выхода 1 генератора 6 тактов на вход 3 блока 10 анализа распределения ошибок, необходима для продвижения регистра. На выходе бло??а 10 появляется распределение ошибок в ???ораженном байте поэлементно. Входы

4 и 5,управляемого коммутатора 8 поочередно подключаются соответс гвенно к выходу 1 анализатора 7 пореже??ных комбинаций и к выходу блока 10 анализа распределения ошибок. Данные о номере пораженного байта и его расяределени?? записываются через коммутатор 8 в блок

4 памяти, что соответствует распечатке (фиг. 2Ъ ). За счет того, что анализатор 7 выдает номер точько пораженного байта ?? а??ализируется ??ocBMBor? HO m??= ко пораженный байт, происходит сжатие н форма?п???.

Анализатор 7 пораженнь?х комбинаш?й помимо выдачи номера пораженного байта

?одсчитывает также количество поражен?ь?х байт. Если количество пораженных байт больше 15, т. е. достоверность пере-!

-Я r

|дачи хуже 10, то с ьыхода 4 анализатора 7 пораженных комбинаций поступает команда "Запрет" на вход 2 блока 10 (распределения ошибок) и подается команда "Разрешение" с выходе 3 анализатора

7 пораженных комбинац??й на вход 2 счет? чика 9 ошибок. Счетчик 9 ошибок начинает подсчет кочичества ошибок в блоке длиною в 32 байта по приходу первой ошибки, е на выходе этого блока информа?????? появляется по команде "Разрешение" с анализатора 7 пораженных комбинаций.

С выхода 2 анализагора 7 пораженных комбинаций поступает команда на управу ляюший вход 3 управляемого коммутатора 8, по которой вход 6 коммутатора 8 подкл?очается Y выходу счетчика 9 ошибок, Сигнал о конце блока длиною в 32 байта с выхода 2 формирователя 5 через ( блок 3 управления записью и считыванием

I приходит на управляющий вход 2 коммутатора 8, по которому данные о количеств. ве ошибок в блоке длиною в 32 байта пастуна?от в блок 4 памяти, что соответст вует распечатке (фиг. 2 д ).

Ф

Запись количества ошибок в блоках длиною в 32 байта продолжается до конца

"Слова" длиною в 1 кбайт. Сигнал о конце

"Слова". длиною в 1 кбайт с выхода 1 ? формирователя 5 блоков поступает ??а. вход 5 блока 3 управления записью и с???тыванием. По этому сигналу с выхода

2 блока управления записью и считыванием в блок 4 памяти поступает команда, поцготавлнваюшая один подблок блока 4

5 9592 на анализатор 2 непораженных символов.

С выходе 2 запуска формирователя 1 команд подается команда запуска формирователя 5 временных блоков, формирующего

"Слово" длиной в 1 кбайт, и "Слово" дли р ною в 32 байта, с этого же выхода через элемент ИЛИ 12 подается команда запуска мотора блока 13 регистрации (перфоратора), а такие эта команда поступает на вход 5? блока 3 управления записью и считыванием.

С выхода 3 блока 3 управления за- . писью и считыванием подается сигнал на вход 2 блока 4 памяти, который подго- тавливает один подблок блока 4 памяти к записи, другой к считыванию.

С второго выхода генератора 6 тактов на вход 21 блока 3 управления записью и считыванием поступают такты со скоростыс, соответствующие скорости 72 кбит и с вы- 20 хода 4 блока 3 управления записью и считыванием поступает сигнал на управляющий вход 2 управляемого коммутато ра 8, по которому со всех восьми разрядов управляемого коммутатора 8 Единица" 2s со входа 7 коммутатора поступает в 3 адрес блока 4 памяти, что соответствует . трем строкам пробивки перфоленты (фиг. 2д).

Данная. окраска характеризует приход ошибки. С этой же скоростью производится зО запись количества непораженных символов до прихода ошибки с выхода 1 анализаг

r ? тора .2 непораженных символов на 1 2 и 3 входы управляемого коммутатора 8.

Данные о количестве безошибочно принятых 3g символов поступают в следующие три адреса блока 4 памяти (фиг. 28 ).

Запись в первые шесть адресов блока памяти происходит за время, меньше времени следования двух тактов (72 кбит/с -,о

9,6 кбит/с), за счет чего не происходит потеря информации.

По приходу ошибки начинает работать анализатор 7 пораженных комбинаций, состоящий из двух счетчиков и блока запрета, и блок 10 анализа распределения ошибок. На входе 2 анализатора 7

I пораженных комбинаций с выхода 3? генератора 6 тактов поступают такты с частотой следования 9600 бит/с",8 за счет чего анализатором 7 пораженных комбинаций формируются байты (1 байт =

= 8 бит). Анализагор 7 пораженных комбинаций анализирует сформированные бай» ты, и на выходе 1 анализатора 7 пораженных комбинаций появляется.информация о номере пораженного байта. Блок 10 анализа распределения ошибок представляет собой регистр. Частота, .соответствую959287 8 мент ИЛИ, а также блок памяти, выход которого подключен к первому входу блока регистрации, к второму входу которого подключен выход элемента ИЛИ, а я выход блока регистрации подключен к первому входу блока управления записью и считыванием, второй и третий выходы которого подключены к первому и второму входам блока памяти, а четвертый выход

10 блока управления записью и считывнием подключен к второму управляющему входу управляемого коммутатора, выход ко-торого подключен к третьему входу блока памяти, а к четвертому, пятому и

15 шестому входам управляемого коммутатора подключены соответственно первый о выход анализатора пораженных комбинаций, выход блока анализа распределения ошибок и выход счетчика ошибок, первый памяти к считыванию, а другой — к запи си. Блок 13 регистрации в полном цикле своей работы выдает сигналы синхройиза ции, поступающие с выхода блока 13 регистрации на вход 1 блока 3 управлени записью и считыванием. Последний в соответствующие моменты цикла работы блока 13 регистрации с выхода 2 пода

/ команду перезаписи данных из блока 4 памяти на ленту блока 13 регистрации (фйг. 2). К этому моменту мотор блока

13 регистрации набирает полные обороть

Сигнал о конце "Слова" поступает также на вход 3 анализатора 7 пораже ных комбинаций и приводит его в первоначальное состояние, и этот же сигнал, поступая на вход 2 формирователя 1 к манд,,переводит также и его в первоначальное состояние.

Предлагаемое устройство обеспечивает 2О. поэлементную регистрацию потока ошибочных символов в BbIcoKocKopQcTHbIx системах ПД без.потери информации с сохранением непрерывности записи, что позволяет значительно расширить возможность полу- ,ченного статического материала, делая его более универсальным. Запись данных происходит на перфоратор, работающий в старт-стопном режиме с запуском мотора в определенные моменты, что увеличи-щ вает надежность устройства и в начительной степени снижает шум от работы перфоратора.

Устройство для регистрации потока ошибок дискретного канала связи, содержащее последовательно соединенные формирователь команд, анализатор непораженных символов, выход которого подключен к первому, второму и третьему вхо.дам управляемого коммутатора, к первому управляющему входу которого подключен пер=

5 вый выход блока управления записью и считыванием, а также счетчик ошибок, генератор тактов и блок регистрации, о т л ичающ е ес я тем, что, с цельюповышения точности путем поэлементной регистрации потока ошибок в высокоскоростных системах передачи данных, введены формирователь временных блоков, анализатор пораженных комбинаций, блок анализа распределения ошибок, последоваИ тельно соединенные блок задержки и эле«

Ф о р м у л,а и з о б р е т е н и я вход которого объединен с первыми входами формирователя команд, блока анализа распределения ошибок и анализатора пораженных комбинаций, второй, третий. и чет вертый выходы которого подключены соот ветственно к третьему управляющему входу управляемого коммутатора, второму

1 входу счетчика ошибок и второму входу блока анализа распределения ошибок, к третьему входу которого, а также к второму входу анализатора непораженных символов подключен первый выход генератора тактов, второй и третий выходы которого подключены соответственно к вторым входам блока управления записью и считыванием и анализатора пораженных комбинаций, к третьему входу которого, а также к третьему входу блока управления записью и считыванием и второму входу формирователя команд, подключен первый выход формирователя временных блоков, второй выход которого подключен к четвертому входу блока управления записью и считыва- нием, а к входу формирователя временных блоков, к второму входу элемента ИЛИ и к пятому входу блока управления записью и считыванием подключен второй выход . формирователя команд, при этом второй выход анализатора непораженных символов подключен к шестому входу блока управления записью и считыванием и к входу блока, задержки.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

¹ 650242, кл. Н 04Ь 1/10, 1979 (прототип) .

959287 к е м к е ° °

Х М X k k ° . ° ° м м е ° ° м х м х . х, к к k и к х х х к м х х х к . х х м м х х х е е м Е ° е х е * ° ° ° е °

° °

x ° к ° е х к е ° к к к е м е ° к к

ВНИИПИ Зака;з 7027/76

Тираж 688 Подписное .

Филиал ППП Патент г .Ужгород,ул. Проектная,4 х м .к м х е х к к м х е х х к х е х х х е х °. ю жом ею раелреймеж к е к x ° у x n Ix му 4айпа х х х х ° е х е е х

wx Ф иклер ЖЬха яо раи аедеюеяие к е к ° х

Мм-л4р сМ ми

Ф„гМ&"е МФайю х е к к е ° к.й .

° °

° °

° е