Преобразователь двоичного кода в позиционный код со смешанным основанием

Преобразователь двоичного кода в позиционный код со смешанным основанием

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (1)960792 ф (61) Дополнительное к авт. саид-ву— (22) Заявлено 02. 12. 80 (21) 3211790/18-24

Р1 М К, з с присоединением заявки ¹â€”

G 06 F 5/02

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет (И) УДК 681. 325 (088.8) Опубликовано 2309.82. Бюллетень №35

Дата опубликования описания 23. 09 ° 82 (72) Авторы изобретения

Ю.М. Баженов, A И. Москаленко и A В.. (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ПОЗИЦИОННЫЙ

КОД СО СМЕШАННЫМ ОСНОВАНИЕМ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в специализированных вычислительных машинах.

Известен преобразователь двоич,ного кода в двоично-десятичный код, содержащий сумматор, блок анализа знака и блок управления $1).

Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий блок формирования эквивалентов, сумматор, блок-анализа знака, блок управления и генератор импульсов (23.

Недостатки известных преобразователей состоят в относительно низком .быстродействии и невозможности преобразования двоичного кода в код с основаниями, равными числам Фибоначчи.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей, заключающихся в преобразовании двоичного кода в позиционный код с основаниями,равными числам Фибоначчи.

Поставленная цель достигается тем, что в преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий блок формирования эквивалентов, сумматор, блок анализа знака, блок управления и генератор импульсов, выход которого соединен с тактовым входом блока уп1,О равления, потенциальные входы положительного и отрицательного знака которого соединены с потенциальными выходами соответственно положительного и отрицательного знака блока анализа знака, первый тактовый выход блока управления соединен с тактовым входом блока формирования эквивалентов,второй тактовый выход блока управления .соединен с тактовым входом блока анализа знака, входы положительного и отрицательного знаков которого соответственно соединены с выходами положительного и отрицательного знака сумматора, первый и второй информационные входы которого соответственно соединены с первым и вторым информационными выходами блока формирования эквивалентов, введены сдвиговый ,регистр,;сдвиговый регистр кода Фибоначчи и элемент задержки, вход кото ого соединен с импульсным выходом

9б0 792 отрицательного знака блока анализа знака; импульсным входом отрицательного знака блока управления и входом младшего разряда сдвигового регистра, выход элемента задержки соединен со входами сдвига на два разряда сдвигового регистра и сдвигового регистра кода Фибоначчи, входы сдвига на один разряд которых соединены с импульсным входом положительного знака блока анализа знака 10 и импульсным входом положительного, знака блока управления, вход окончания преобразования которого соединен с выходом старшего разряда сдвигового регистра кода Фибоначчи 15 и входом окончания преобразования блока анализа знака, разрешающий выход блока управления соединен с разрешающим входом блока формирования эквивалентов, входы сложения и вы,читания которого соединены соответственно с выходаии сложения и аычитания блока управления, вход пуска которого является входом пуска преобразователя, коммутирующий выход-блока 5 анализа знака соединен с коммутирующим входом блока управления.

При этом в преобразователе блок управления содержит два триггера, четыре элемента И, два элемента задержки и два элемента ИЛИ, выходы ко-З0 торых соединены соответственно с единичным и нулевым входами первого триггера, нулевой выход»которого является разрешающим выходом блока управления и соединен с первым входом пер-35

aoro элемента И, второй вход которогосоединен с первым входом первого элемента ИЛИ и через первый элемент задержки — с выходом второго элемента И, соединенного с первым тактовым выхо- 40 дом блока управления и первыми входами третьего и четвертого элементов

И, вторые входы которых являются потенциальными входами соответственно положительного и отрицательного зна- 45 ков блоков управления, а выходы яв ляются соответственно выходами сложения и вычитания блока управления, первый и второй входы второго элемента ИЛИ,являются импульсньики входами соответственно положительного и отрицательного знаков блока управления, второй вход первого элемента. . 4ЛИ через второй элемент задержки соединен с коммутирующим входом блока управления, а третий вход первого элемента ИЛИ является входом ..окончания преобразования"блока управления и соединен с нулевым входом .второго триггера, единичный вход которого является входом пуска блока управле- 60 ния, а единичный выход второго триггера .соединен с первым входом второ-. го элемента И, второй вход которого является тактовым входом блока управления, выход первого элемента И яв- 65 ляется вторым тактовым выходом блока управления.

Кроме того, s преобразователе блок формирования эквйвалентов содержит регистр старшего разряда, регистр разности, вычитатель, пять последова-.. тельно соединенных элементов задержки, шесть групп элементов И и преобразователь прямого кода в;обратный, выход которого является первым информационным выходом блока формирования эквивалентов, а входы соединены с выходами элементов И первой. группы, первые входы которой -являются входами вычитания блока формирования эквивалентов, вторые вхсды соединены с выходами регистра старшего разряда и с первыми входами элементов И второй, третьей и четвертой групп, вторые входы элементов И второй,груйпы являются входом сложения блока формирования эквивалентов, а третьи входы элементов И первой и второй групп объединены и являются входом разрешения блока формирования эквивалентов, вход первого элемента задержки является тактовым входом формирователя экви-. валентов и соединен со вторыми входами элементов И третьей группы и тактовым входом регистра разности, информационные входы которого соединены с выходами элементов И пятой группы, первые входы которых соединены с выходом первого элемента задержки, а вторые входы. элементов И пятой группы соединены с выходами вычитания, тактовый вход которого соединен с выходом второго элемента задержки, выходы третьего, четвертого и пятого элементов задержки соединены соответственно со вторыми входами элементов И четвертой группы, тактовым, входом регистра старшего разряда и первыми входами эле-. ментов И шестой группы, .вторые входы которых соединены с выходами регистра разности, а выходы соединены сииформационными входами регистра стар.шего разряда, выходы элементов И .третьей и четвертой групп соединены соответственно с первым и вторюю . входами вычитателя, выходы которого соединены со вторыми входами элементов И пятой группы.

Причем в преобразователе блок анализа знака содержит триггер знака, три элемента И, элемент ИЛИ и элемент задержки, через который тактовый вход блока анализа знака, соединен с первыми входами первого и второго элементов И, вторые входы которых являются соответственно входами положительного и отрицательного знаков блока анализа знака, а выходы первого и второго элементов И являются импульсными выходами соответственно положительного и отрицательного знаков блока анализа знака и соединены, 96 О 792 с первыми входами третьего элемента .И и элемента ИЛИ, второй .вход кото-. рого является входом окончания преобразования блока анализа знака, а выход элемента ИЛИ соединен с нулевым входом триггера знака, единичный вход которого соединен с выходом первого элемента И, а единичный и нулевой выходы триггера знака .являются соответственно потенциальными выходами соответственно. положительного и отрицательного знака блока анализа знака, причем единичный выход триггера знака соединен со .вторым входом третьего элемента

И, выход которого является коммутационным выходом блока анализа знака.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит генератор 1 тактовых импульсов, блок 2 управления, блок 3 формирования эквивалентов, сумматор 4, блок 5 анализа знака, сдвиговый регистр 6 и сдвиговый регистр 7 кода Фибоначчи. Блок 2 управления состоит из четырех элементов И 8-11, двух триггеров 12-13, двух элементов ИЛИ 14-15 и элементов

16 и 17 задержки.

Блок 3 формирования .эквивалентов, .предназначенный для формирования- фибоначчиевых весов разрядов, состоит" из шести групп элементов И 18-23, преобразователя 24 прямого кода в обратный, регистра 25 старшего разря- . да и регистра 26 разности, вычитателя .1

27 и элементов 28-32 задержки.

Блок анализа знака, предназначенный для определения знака остатка, полученного при вычитании фибоначчиевого эквивалента из преобразуемого числа, состоит.из трех элементов И

33-35, триггера 36 знака, элемента

KHH 37 и элемента 38 задержки. Вход младшего .разряда сдвигового регистра

6 соединен через элемент 39. задержки со входом сдвига на разряд.

Предлагаемое устройство работает следующим образом.

Предварительно на сумматор 4 накапливающего типа заносится преобразуемое число, на регистр 25 — вес старшего фибоначчиевого разряда q; и на вычитатель 27 - вес q„ „, s младший разряд сдвигового регистра 7. заносится "1". Остальные триггеры и регистры находятся в нулевом состо 1 янйи. При поступлении сигнала начала преобразования триггер 12 устанавливается в "1" и первый тактовый. им.пульс с генератора.1- импульсов через элемент И 10 и.И 9 поступает в блок

3 формирования эквивалентов. В результате фибоначчиевый вес q. стар1 щего разряда через группу элементов.И

18 и преобразователь 24 прямого кода в обратный поступает в сумматор 4, где происходит его вычитание из преобразуемого числа. Одновременно с этим вес q через группу элементов И 20 поступает в вычитатель 27, где происходит образование фибоначчи5 евого веса 0„следующего младшего

1- 1 разряда, согласно правилу образования весов в фибоначчиевой системе счисления: q; „= q; „- q,Этот вес через группу элементов И

22 заносится на регистр 26, который

10 предварительно обнуляется. После этого происходит обнуление вычитателя

27 и на него с регистра 25 через группу элементов И 21 заносится фибоначчиевый вес q„- после чего на предf5 варительно сброшенный в ноль регистр

25 через группу элементов.И 23 переписывается фибоначчиевый вес q;Ä следующего младшего разряда с регистра 26.

Этот же тактовый импульс через элемент И 11 поступает в блок 5 анализа. знака. Если в результате вычи-. тания фибоначчиевого веса q; знак остатка получается положительный, 5 импульс через элементы И 33 и ИЛЙ 14 устанавливает триггер 13 в единичное состояние и записывает единицу:в младший разряд сдвигового регистра 6, после чего осуществляется сдвиг содержимого регистров б и 7 на два разряда. В данном случае при образовании фибоначчиевого кода использует ся основное контрольное свойство нормальной формы, согласно которому в двух соседних разрядах фибоначчиеЗ5 вого числа не могут быть две единицы, т.е. если в данном разряде фибоначчиевого кода записана "1", то в соседнем заведомо. должен быть "д"..

По второму тактовому импульсу

40 происходит формирование фибоначчиевого веса q1 и установка в "О" триггера 13, который, находясь в единичном состоянии, блокирует прохождение импульса через элемент И 11

45 и блок анализа знака и закрывает группы элементов И 18 и 19. Если в результате вычитания фибоначчиевого веса q; знак остатка получается отрицательный, т.е ° преобразуемое число

50 меньше данного веса, то импульс через элементы .И 34 и ИЛИ 14 устанавливает в "1" триггер 13, осуществляет сдвиг на один разряд содержимого регистров б и 7 и устанавливает в "1" триг55 rep 36 знака.йо второму тактовому импульсу происходит формирование фибоначчиевого веса 0; 1 и установка в

"0" триггера 13. Третий тактовый импульс проходит через элемент И 8 (так как триггер 36 находится в еди;ничном состоянии ) в блок формирова:ния фибоначчиевых эквивалентов и вес ф; через группу элементов И 19 поступает в сумматор 4; где происходит его сложение с отрицательным остат ком. В данном случае преобразование

960792 происходит без восстановления остат ка,т.е. если(А-q;) < О, где А - преобразуемое число, то (А q ) +

AqI = А«q<<<» q °

Если в результате сложения вновь. получается отрицательное число, импульс с элемента И 35 сдвигает содер жимое регистров 6 и 7 на один разряд, устанавливает .триггер 13 в"1", 10 проходит через элемент И 35, так как триггер 36 знака находится s единичнбм состоянии, элемент ИЛИ 15 и устанавливает триггер 13 вновь в нулеsoe состояние. Таким образом очередной тактовый импульс проходит и в блок формирования фибоначчиевого эк- вивалента и в блок анализа знака.На сумматоре 4 происходит вычисление следующего остатка.

А-q = (A-q;„) + ц;

Если в.сумматоре 4 получается положительное число, происходит установка в "0" триггера 36 знака через элемент ИЛИ 37, в "1" триггера 13, заносйтся "1" в младший разряд сдвигового регистра 6 и осуществляется сдвиг содержимого регистров 6 и 7 на два разряда. Единица в старшем разряде сдвигового регистра 7 сигнализирует об окончании преобразования. Осуществляется установка в "0" триггеров 12 и 13 и триггера знака и тем самым блокируется прохождение очередного тактового импульса с re 35 нератора. На сдвиговом регистре 6 запи „ фибоначчиевый код, соответствующий преобразуемому двоичному числу. Элементы задержки необходимы „цля синхронизации работы преобразо- 40 вателя.

В результате расширяются функциональные возможности преобразователя за счет преобразования двоичной системы счисления в фибоначчиевую,что ,позволяет использовать в различных узлах ЦВМ фибоначчиевые коды, которые обладают нулевой ошибкообнаруживающей способностью по сравнению с двоичной системой счисления, что ведет к улучшению контроля ЦВЙ и повышается быстродействие преобраэователя, так как преобразование

° существляется беэ восстановления татка.

Кроме того, в предложенном устрой- 55 стве преобразование двоичного кода в фибоначчиевый осуществляется с большим быстродействием эа счет использования двоичных сумматоров вместо Фибоначчиевых, быстродействие - 60 которых для 40-разрядных кодов приблизительно в 10 раз ниже.

Формула изобретения

1. Преобразователь двоичного кода, в позиционный код со смешанным-осно- 65 ванием, содержащий блок формирования эквивалентов, сумматор, блок анализа знака, блок управления и генератор импульсов, выход которого соединен с тактовым входом блока управления, потенциальные входы положительного и отрицательного знака которого соединены с потенциальными выходами соответственно положительного и отрицательного знака блока анализа знака, первый тактовый выход блока управления соединен с тактовым входом блока формирования эквивалентов, второй тактовый выход блока управления соединен с тактовым входом блока анализа знака, входы положительного и отрицательного знаков которого соответственно соединены с выходаьи положительного н отрицательного знака сум.матора, первый и второй информационные входы которого соответственно .соединены с первым и вторым информационными выходамн блока формирования эквивалентов, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия н расширения функциональных возможностей, заключающихся в преобразовании двоичного кода в позиционный код с основаниями, равными числам Фибоначчи, в него введены сдвиговый регистр, сдвиговый ре-. гистр кода Фибоначчи и элемент задержки, вход которого соединен с импульсным выходом отрицательного знака блока анализа знака, импульсным входом отрицательного знака блока управ ления и входом младшего разряда сдвигового регистра, выход элемента задержки соединен со входами сдвига на два разряда сдвигового регистра и сдвигового регистра кода Фибоначчи, входы сдвига на один разряд которых соединены с импульсным входом положительного знака блока анализа знака и импульсным входом положительного знака блока управления, вход окончания преобразования которого соединен

c M cTàðøåãî разряда сдвигового регистра кода Фибоначчи и входом окончания преобразования блока анализа знака, разрешающий выход блока управления соединен.с разрешающим вхо дом блока формирования эквивалентов, входы сложения и вычитания которого соединены соответственно с выходами сложения и вычитания блока управления, вход пуска которого является входом пуска преобразователя, коммутирующий выход блока анализа знака соединен с коммутирующим входом блока управления.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что, в нем блок управления содержит два триггера, четыре элемента И, два элемента задержки и два элемента ИЛИ, выходы которых соединены соответственно с единичным и нулевым входами

960792

10 первого триггера, нулевой выход которого является разрешающим выходом блока управления и соединен с первым входом первого элемента И, второй

- вход которого соединен с первым входом первого элемента ИЛИ и через 5 первый элемент задержки — с выходом второго элемента И, соединенного с первым тактовым выходом блока управления и первыми входами третьего и четвертого элементов И, вторые вхо-10 ды которых являются потенциальными входами соответственно положительного и отрицательного знаков блока управления, а выходы являются соответственно. выходами сложения и вычита- 5 ния блока управления, первый и второй входы второго элемента ИЛИ.являются импульсными входами соответственно положительного и отрицательного знаков блока управления, второй вход. первого элемента ИЛИ через второй элемент задержки соединен с коммутирующим входом блока управления, а третий вход первого элемента ИЛИ является входом окончания преобразования блока управления и соединен с нулевым входом второго триггера, единичный вход которого является входоМ пуска блока управления, а единичный выход второго триггера соединен с первым входом второго элемента И, второй вход которого является тактовым входом блока управления, выход первого элемента И является вторым тактовым выходом блока управления.

3. Преобразователь по пц. 1 и 2, 35 отличающийся тем, что в нем блок формирования эквивалентов содержит регистр старшего разряда, регистр разности, вычитатель, пять последовательно соединенных элемен- 40 тов задержки, шесть групп элементов И и преобразователь прямого кода в обратный, выход которого является первым информационным выходом блока формирования эквивалентов, à входы 45 соединены с выходами элементов И первой группы, первые входы которой являются входами вычитания блока формирования эквивалентов, вторые входы соединены с выходами регистра старшего разряда и с первыми входами элементов И второй, третьей и четвертой групп, вторые входы элементов И второй группы являются входом сложения блока формирования эквивалентов, а третьи входы элементов И первой и второй групп объединены и .являются входом разрешения блока формирования эквивалентов, вход первого элемента задержки является тактовым входом формирователя эквивалентов и 60 соединен со вторыми входами элементов

И третьей группы и тактовым входом регистра разности, информационные входы которого соединены с выходами элементов И пятой группы, первые входы которых соединены с выходом первого элемента задержки, а вторые входы элементов И пятой группы соединены с выходами вычитания, тактовый

;вход которого соединен с выходом второго элемента задержки, выходы третьего и четвертого и пятого элементов задержки соединены соответственно со вторыми входами элементов И четвертой группы, тактовым входом регистра старшего разряда и первыми входами элементов И шестой группы, вторые входы которых соединены с выходами регистра разности, а выходы соединены с информационными входами регистра старшего разряда, выходы элементов И третьей и четвертой групп соединены соответственно с первым и вторым входами вычитателя, выходы которого соединены со вторыми входами элементов И пятой группы.

4. Преобразователь по пп. 1-3, о т л и ч à ю шийся. тем, что в нем блок анализа знака содержит триггер, знака, три элемента, И, элемент ИЛИ и элемент задержки, через который тактовый вход блока анализа знака соединен с первыми входами первого и второго элементов И, вторые входы которых являются соответственно входами положительного и отрицательного знаков блока анализа знака, а выходы первого и второго элементов

И являются импульсными входами соответственно положительного и отрицательного знаков блока анализа знака и соединены с первыми входами третьего элемента И и элемента ИЛИ, второй вход которого является входом окончания преобразования блока анализа знака, а выход элемента ИЛИ соединен с нулевым входом триггера знака,единичный вход которого соединен с выходом первого .элемента И, а единичный и. нулевой выходы триггера знака являются соответственно потенциальными выходами соответственно положительного и отрицательного знака блока анализа знака, причем единичный выход триггера знака соединен со вторым входом третьего элемента И, вы« ход которого является коммутирукщим выходом блока анализа знака.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 437069, кл. G 06 Г 5/02, 1972.

2. АвтОрское свидетельство СССР

У 720424, кл. G 06 F 5/02, 1975.

960792

Составитель М.Аршавский

Редактор А.Шишкина Техред Е.Харитончик Корректор С. Шекмар

Заказ 7282/58 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", z . Ужгород, Ул. Проектная, 4