Цифровое устройство для преобразования координат

Цифровое устройство для преобразования координат

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 20.02.81 (21) 3251365/18-24 с присоединением заявки ¹ (23) Приоритет

G 06 F 7/548

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 325 (088.8) Опубликовано 230982 Бюллетень ¹35

Дата опубликования описания 23.09.82 (72) Автор изобретения

С.K.ËàóðoB

Саратовский политехнический институт (71) Заявитель (54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

КООРДИНАТ

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратурной реализации операций преобразования прямоугольных или полярных координат в системах управления роботами и манипуляторами, а также в системах навигации, наведения и т.п.

Известно синусно-косинусное устройство таблично-алгоритмического типа, содержащее три блока постоянной памяти, четыре умножителя и два сумматора. Основным содержанием этого устройства является разбиение аргумента на части, функции от которых хранятся в блоках постоянной памяти. В процессе вычисления значения функций считываются из блоков постоянной памяти и, подвергаясь в умножителях и сумматорах дополнительной алгоритмической обработке, приводят в конечном итоге к искомому результату 1).

Недостатком известного устройства являются ограниченные функциональные возможности, Наиболее близким к изобретению по технической сущности является устройство для вычисления значений координат вектора, содержащее четыре сдвигающих регистра, три сумматора-вычитателя, два коммутатора и блок постоянной памяти, причем группа выходов первого сдвигающего регистра через первый коммутатор соединена с первым входом первого сумматора-вычитателя, группа выходов второго сдвигающего регистра через второй коммутатор подключена к первому входу второго сумматора-вычитателя, выход которого соединен с первым выхо.дом устройства и входом первого сдвигающего регистра, выход младшего разряда которого соединен с вторым входом второго сумматора-вычитателя, выход младшего разряда второго сдвигающего регистра соединен с вторым входом первого сумматора-вычитателя, выход которого подключен к входу второго сдвигающего регистра и к второму выходу устройства. Первый вход третьего сумматора-вычитателя соединен с выходом третьего сдвигающего регистра, второй вход — с выходом четвертого сдвигающего реГистра, выход подключен к третьему выходу устройства и к входу третьего сдвигающего регистра, выходы блока постоянной памяти соединены с соответствующими входами четвертого сдвигаю960808 щего регистра. Первый вход элемента

И подключен к входу устройства, второй вход соединен с соответствующим выходом четвертого сдвигающего регистра, вход которого соединен с выходом элемента H. Управление про- 5 цессом функционирования устройства осущестнляется в блоках управления(23.

Недостатком этого устройства является низкое быстродействие.

Цель изобретения — повышение 10 быстродейстния устройства.

Поставленная цель достигается тем, что в устройство, содержащее три регистра, два коммутатора, блок управления, блок памяти и два сумматора, выходы которых соединены с выходами устройстна и информационными входами соответственно первого и второго регистров, кодовые входы которых соединены соответственно с информационными входами первого и нторого коммутаторов, дополнительно введены дешифратор, два сдвигателя и группа дешифраторов, причем входы дешифратора соединены со знаковыми выходами первого и второго регистрон и выходами коммутаторов, выходы дешифратора и группы дешифраторов соединены с адресным входом блока памяти, первый и второй выходы которого соединены с информационными входами соответственно первого и второго сднигателей, управляющие входы которых соединены с « ервым выходом бло <а управления и управляющими входами коммутаторов, входы де- 35 шифраторов группы соединены с вторым выходом блока управления, знаковым выходом третьего регистра и выходами соответствующих разрядов третьего регистра, выходы сдвига- Щ телей соединены с информационными входами соответстнующих сумматоров, управляющие входы которых соединены с третьим выходом блока управления, четвертый вход которого соединен с управляющими входами первого и второго регистров, входы записи первого, второго, третьего регистров и ьход блока управления являются соотнетстненно входами первой координаты, входом второй координаты, входом угла и входом "--апуска устройства.

Причем блок управления содержит дна дешифратора, два счетчика, генератор импульсов, триггер, однонибратор, делитель частоты, элемент задержки, три элемента И и элемент

ИЛИ, причем вход блока управления соединен с первым входом триггера, выход которого соединен с первым входом первого элемента И И через одновибратор соединен с первым входом элемента ИЛИ и управляющим входом первого счетчика, счетный вход которого соединен с выходом элемента 65

Цйфровое устройство для вычисления координат содержит регистры 1-3 коммутаторы 4 и 5, дешифратор 6, группу 7 дешифраторов, сдвигатели

8 и 9, сумматоры 10 и 11, блок 12 памяти, блок 13 управления, входы

14 и 15 координат х и у, вход 16 угла, выходы 17 и 18 координат х и у

Блок 13 управления содержит трих— гер 19, одновибратор 20, генератор

21 импульсов, элементы И 22-24, делитель 25 частоты, счетчики 26 и

27, дешифраторы 28 и 29, элемент

ИЛИ 30, элемент 31 задержки и вход

32 запуска.

Определение результата пре бразонания координат осущеcòçëÿåòñÿ в соответствии с известными ныражени.-:— ми

x = x cosg

sin У

/ / у = у. cost

+ х sin

Если коды координат х и у разбить на r равных по разрядности частей, а код угла Р íà m частей, то исходные данные запишутся в виде

Х + Х + ... + л

+ у + ... +

«ф + «1I + ... +

Подставляя эти выражения в Уравнение (1) и после ряда преобразований можно прийти к реккурентным соотношениям, по которым функционирует предлагаемое устройство.

Пример.г=3,m=2.

Тогда исходные данные представляются в виде х«+ x + х

2 у+y1+V 1

+ задержки и вторым входом элемента

ИЛИ, выход которого соединен с управляющим входом второго сЧетчика, счетный вход которого соединен через делитель частоты с выходом первого элемента И, нторой вход которого соединен с выходом генератора импульсов, выходы счетчиков соединены с входами соответствующих дешифраторов, выходы младших разрядов которых соединены соответственно с первыми и вторыми входами второго и третьего элементов И, выходы которых соединены cooTBGTGTBQHHo с входом элемента задержки и вторым входом триггера, выходы второго дешифратора, перного дешифратора, элемента ИЛИ и второго элемента И являются соответственно первым, вторым, третьим и четвертым выходами блока управления.

На фиг. 1 представлена предлагаемая блок-схема устройствар на фиг. 2 — блок-схема блока управления.

960808 подставляя зти значения в выражение (1) и раскрывая синусы и косинусы суммы углов придем к выражениям !

X =. ((X1 ° + Х 2 + Х ?) COS f1 (yq + уа. + y> ) -s in v ) cos 2- 5

).(У1 + У2 + У ) cost> +

+ (х1 + х2 + х - sin q„)sin Р ;

/ у = C(y1 + у + y> ) cos V1 +

+ (хл + х2. + хъ) ° stnVq)cos4 +

+ ((x1 + х1. + Х ). cos(( (y1 + у + y>) э1пЧ, )51п92.

Открывая круглые скобки и производя соответствующие преобразования и подстановки получим

f5

Х (Х11 + Х12 + Х1 j COS 5 q

У .= (У1„+ У12 + У1 - o <

+ (X,„+ ХЛ. + x„sin Рг х. = x. cos9 — y„. sin (-. (3) у =. у cosg + x- э1п(11. .)г 1

1 )

Если теперь суммы в квадратных скобках выражения (2) обозначить 25 соответственно х + х„2 + хл = х ° (1)

11 И Л и у + ул + у„= у, а затем разбить 11 их на r равных по разрядности частей, т.е х(" = x(1)+ х()+ х(и y(1) = (1) (1) ? у, + у2 + у и подставить их в выра)кение (2), то получим х = х + х + х = )Р)

"2? 22. 2З 21 УЯ.2 У2 3 (2) 20 где х,.„.и v;. определяются по выражению (3) .

Преобразование завершено и искомые значения прямоугольных координат х и у соответственно равны х(2) и у(? таким образом, на основании рас- 40 смотренного примера можно утверждать, что предлагаемое устройство функционирует в соответствии со следующими реккурентными выражениями (1-1) (1-1) 45

x.. = x. 2 cos9.

j1 1 j у(>-") 2(sin Т1 у" = y(?-1) 2 созе +

+ xI? ") 2 sin V.

50 где P = (?1-1)/r — разрядность части входного слова х или у и (1) ? -(-1) (5)

y() = у... (Л-1)), 1=1,2,..., >. 55

3 (о)

При начальных значениях x = x и y() = у, после завершения вычислительного процесса результат равен х «")= х и (" )=

Множители 2" и 2 в выражениях (4) и (5) указывают на использование в предлагаемом устройстве

I свойства линейности (лежду х, у и х, у при постоянном У

Процесс функционирования устройства состоит из тактов, в течение которых выполняются вычисления по выражению (4): из r. тактов состоит цикл, в течение которого выполняются вычисления по выражению (5) . Через

m циклов преобразование завершается, В начальный момент координаты х, у и угол (через входы 14-16 заносятся в регистры 1-3 соответственно.

Знаковые разряды регистров 1 и 2 непосредственно поступают на вход дешифратора 6, а знаковый разряд регистра 3 — на входы группы 7 дешйфраторов. Первые f) разрядов 1, 2, т.е. x(0)и у(0 через ко утаторы 4 и 5 (о? блока, управляемые блоком 13 управления, также поступают на входы дешифратора 6. Одновременно управляющий сигнал с блока 13 управления включает первый дешифратор в группе

7 дешифраторов, который осуществляет дешифрацию первых q = (n-1?/m разрядов регистра 3, т.е. (()л . В результате совместной работы дешифраторов б и первого из группы 7 дешифраторов из блока 12 памяти считывается слово двойной разрядности, первые п разрядов которого представляют х, а

11 вторые и разрядов — у„„ равные

x x cos g у .. Sin(? (о), (o?

Л1 1 1 Л у = у cos V + XIo) . эмап?л. (о? считанные значения x,„ и y„ через сдвигатели 8 и 9, управляемые синхрон. но с коммутаторами 4 и 5, поступают на сумматоры 10 и 11. На этом первый такт вычислительного процесса завер- шается.

Второй такт начинается с засылки вторых разрядов регистров 1 и 2 через коммутаторы 4, 5 в дешифратор б, что равносильно их увеличению в

2Р раэ, т.е. в дешифратор б заносятся величины х((2 и у(2 у. Включение первого дешифратора из группы 7 дешифраторов .сохраняется в течение всего первого цикла. — Полученные в результате считывания из блока 12 памяти значения х 2 и 2 необходимо уменьшить в 2 Р раз, что и осуществляется сдвигателями, а затем просуммировать в сумматорах 10 и 11 с предыдущими значениями х и у соответl1 11 ственно.

После завершения r-го такта заканчивается первый цикл вычислений, в сумматорах 10 и 11 формируются в соответствии с выражением (5) величины х() и у() которые отражают значения координат вектора, повернутого на угол (?л . Необходимо продолжать процесс преобразования, для чего содержимые сумматоров 10 и 11 пересылаются в регистры 1 и 2, а блок

13 управления включает второй дешифратор из группы 7 дешифраторов. Так вь 0808 начинается второй цикл преобразования и осуществляется он аналогично предыдущему и т.д.

Через m циклов процесс преобразования заканчивается, в сумматорах

10 и 11 содержимые соответственно равны х " = x и у у . Эти значения через выходы 17 и 18 выводятся.

Рассмотрим работу блока 13 управления.

Первоначально исходные данные х у и % заносятся в регистры 1-3 соответственно.

Работа устройства начинается с подачи сигнала запуска на вход 32 триггера 19, единичный сигнал с которого открывает элемент И 22. Сигнал перепада с выхода триггера 19 поступает ка вход одновибратора 20, одиночный импульс с выхода которого осуществляет сброс счетчика 27, а через элемент ИЛИ вЂ” сброс счетчика

26 и сумматоров 10 и 11 . Нулевые значения счетчиков 26 и 27 дешифрируются дешифраторами 28 и 29 в сигналы на младших выходах этих дешифраторов, которые соответственно осуществляют синхронное управление коммутаторами 4 и 5, сдвигателями 8 и

9 и включение первого дешифратора в группе 7 дешифраторов. В первом такте сигкал с младшего выхода дешифратора 29 тактов устанавливает коммутаторы 4 и 5 в положения, в котором они подключают первые Р разрядов регистров 1 и 2 на входы дешифратора 6, а сдвигатели 8 и 9 устанавливаются в положения, в ко торых они без сдвига передают счи-танные из блока 12 памяти значения в сумматоры 10 и 11. Сигнал с младшего выхода дешифратора 29 поступает на первый дешифратор из группы

7 дешифраторов, осуществляя дешифрацию первых с разрядов регистра 3.

Начинается выполнение первого такта.

Импульсы, поступающие с генератора 21 через элемент И 2? на делитель 25 частоты,G÷ðåäåëÿþò длительность выполнения такта, Импульс делителя 25 частоты поступает на счетчик тактов, увеличивая его содержимое на единицу. Содержимое счетчика 26 поступает на вход дешифратора 28, в результате чего сигнал появляется ка следующем выходе дешифратора,- т„е. выполняется следующий вычислительный такт и т.д.

После завершения I -го такта на т-ом выходе дешифратора 28 появляется сигнал, который чере" элемент И 24 осуществляет перезапись содержимого сумматоров 10 и 11 в регистры 1 и 2.

Этот же сигнал через время, определяемое элементом 31 задержки и необходимое для полно"o завершения процесса перезаписи содержимых сумматоров 10 и 1- в регистры 1 и 2, посту30

45 пает на вход счетчика 27,, увеличивая его ка единицу, а через элемент

ИЛИ 30 сбрасывает счетчик 26 и сумматор61 10 и 11 ° увеличенное значение счетчика 27 поступает ка вход дешифратора 29 и на его следующем выходе появляется сигнал, начиная выполкение следующего вычислительного цикла и т.д. При выполнении m-гo цикла íà (m-,)-ом выходе дешифратора 29 появляется сигнал, который закрывает элемент И 24, поэтому по окончании г-гo такта сигнал с I.-ão выхода дешифратора 28 ке поступает на перезапись содержимых сумматоров 10 и 11 в регистры 1 и 2.

То есть содержимые сумматоров сохра.— няются, так как являются конечным результатом вычислений. Б то же время этот же сигнал через элемент И 23 сбрасывает триггер 19, запрещая дальнейший процесс преобразования до ввода новых исходных данных.

Данное устройство имеет более высокое быстродействие, чем известные аналогичные устройства.

Формула изобретения

1. Цифровое устройство для преобразования коордикат, содержащее ".ри регистра, два коммутатора, блок управления, блок памяти и пза <.".лcdB тора, выходы которых соединены с выходами устройства и икформа.зисккыми входами cooTIIpтстве iHQ IIpðâoão и второго регистров, кодсвые входы которых соединены соотзе,cIúñIHo с информационными входами первого и второго коммутаторов, о т л и а ю щ е е с я тем, что, с целью повышения быстродействия, з него введены дешифратор, два сдзигателя и группа дешифраторов, причем входы деыифратора соединены со знаковыми выходами первого и второго регистров и выходами .коммутаторов, выходы дешифраторов и группы дешифратороз соедин .: ы с адресным входом блока памят»:, первый и второй выходы которого соедииены с информационными входами соответственно первого и втсрс>гo сдвигателей, управляющие входы которых соединены с первым выходом блока упразления и управляющими входами коммутаторов, входы дешифраторов группы соединены с вторым выходом блока управления, знаковым выходом третьего регистра и выходами соответствующих разрядов третьего регистра, выходы сдвигателей соединечы с информационными входами соответствующих сумматоров, управляющие входы кото-. рых соединены с третьим выходом блока управления, четвертый выход которого соединен с упразля.эщими входами первого и второго регистроь, 960808

10 входы записи первого, второго, третьего регистров и вход блока управления являются соответственно входами первой координаты, входом второй координаты, входом угла и входом запуска устройства, 2 ° Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит два дешифратора, два счетчика, генератор импульсов, триггер, одновибратор, делитель частоты, элемент задержки, три элемента И и элемент ИЛИ, причем вход блока управления соединен с первым входом триггера, выход которого соединен с первым входом первого элемента И и через одновибратор соединен с первым входом элемента ИЛИ и управляющим входом первого счетчика, счетный вход которого соединен с выходом

Млемента задержки и вторым входом элемента ИЛИ, выход которого соединен с управляющим входом второго счетчика, счетный вход которого соеди нен через делитель частоты .с выходом первого элемента И, второй вход которого соединен с выходом генератора импульсов, выходы счетчиков соединены с входами соответствующих дешифраторов, выходы младших разрядов которых соединены соответственно с первыми и вторыми входами второго и третьего элементов И, выходы которых соединены соответствеííQ с входом элемента задержки и вторым

10 входом триггера, выходы второго дешифратора, первого дешифратора, элемента ИЛИ и второго элемента И являются соответственно первым, вторым, третьим и четвертым выходами блока

15 управления.

Источники информации, принятые во внимание при экспертизе

1. Оранский A.M. Аппаратные методы в цифровой вычислительной технике. р() Минск, Изд-во БГУр 1977, с. 50, рис. 2.6.

2. Авторское свидетельство СССР

9591860, кл. G 06 Г 15/20, 1978 (прототип) .

960808

Составитель А.Зорин

Хехред М.Тепер КорректоР Е. Рошко

Редактор A.Øèøêèíà

Заказ 7283/59 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r ужгород, ул. Проектная, 4