Устройство для контроля передачи информации между каналом и процессором

Устройство для контроля передачи информации между каналом и процессором

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<>960824 (61) Дополнительное к авт. сеид-ву(22) Заявлено 241280 (21) 3258434/18-24

t$f) М К 3 с присоединениемзаявки МG 06 F 11/10

G 06 F 3/04

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 230982 Бюллетемь М 35

Дата опубликования описания 250982

РМУДК 681.3 (088. 8) (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ

МЕЖДУ КАНАЛОМ И ПРОЦЕССОРОМ

Изобретение относится к вычислительной технике и может быть использовано для контроля и наладки каналов ввода-вывода электронных вычислительных машин (ЭВМ) .

Известны устройства для контроля каналов ввода-вывода ЭВМ, содержащие информационный регистр, блок согласования, регистр команд и блок имитации режимов $1).

Наиболее близким к предлагаемому является устройство управления вводом-выводом, содержащее блоки выдачи информации и управляющих сигналов, регистры приема информации и управляющих сигналов, блок управления, регистры команд, данных и состояния, блок адреса, блоки контроля и выборки, блоки контрольных режимов,. регулируемых запросов и программного управления режимов, блок указания состояния, причем информационные и управляющие входы устройства соединены с входами регистров приема информации и управляющих сигналов, выходы блока управления — с входами блоков выборки, выдачи информации и выдачи управляющих сигналов, выход регистра приема управляющих сигналов подключен к входам блоков адреса, выбОрки, вы-, дачи управляющих сигналов, управления, программного управления режимов и входу регистра команд, выход которого соединен с входом блока управления и блока программного управления режимов, выход регистра приема информации подключен к входам регистра команд, блока адреса, блока программного управления режимов и блока контроля,, выход которого соединен с регистром команд и блоком адреса, выходы блока управления — с входами блока указания состояния, блока контрольных режимов, блока программного управления режимов, входы - выходы блока управления подключены соответственно к блоку регулируемых запросов и регистру данных, выход которого связан с входом блока выдачи информации, входы блока управления подсоединены к выходам блоков выборки, выдачи управляющих сигналов, программного управления режимов и блока адреса, выход которого соединен с входом блока выдачи информации, выход блока программного управления режимов соединен с блоком регулируемых запросов и регистром состояния, выход блока. контрольных режимов — с входами блока выдачи управляющих сигналов, блока выборки

960824 и ныдачи информации, выход блока выдачи управляющих сигналов подключен к входам блока выдачи информации, блока управления и блока указания состояния, один выход которого соединен с входом блока выдачи информации, а второй — с регистром состояния, выходом подключенным к выходу блока выдачи информации (2), Однако известное устройство не обеспечивает выдачи информации о 10 неисправности в работе канала непосредственно в процессор.

Целью изобретения является ïîвышение быстродействия. 15

Поставленная цель достигается тем, что в устройство, содержащее регистр выдачи управляющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ, блок выдачи информации,регистр адреса, регистр команд, выходы которого соединены с входами дешифратора команд, группу элементов И контрольных режимов, элемент И выборки, группу элементов И байта состояния, выходы которых соединены с входами второго элемента ИЛИ, и блок контроля по четности, причем первый выход регистра выдачи управляющих сигна лов соединен с первым входом блока выдачи информации, первыми входами элементов И байта сОстояння группы и блоха контроля по четности и подключены х выходной управляющей шине устройства, выходы элементов И конт- 35 рольных режимов группы соединены с группой входов первого элемента ИЛИ и вторым входом блока выдачи информации, выход которого соединен с выходной информационной шиной устройства, @) выход дешифратора команд соединен с первыми входами элементов И контрольных режимов группы, регистра выдачи управляющих сигналов, третьим входом блока выдачи информации и вто-45 рыми входами элементов И байта состояния группы, выход регистра адреса соединен с четвертым входом блока выдачи информации и вторым входом блока контроля, первая входная управляющая шина устройства — с первым входом элемента И выборки, вторым входом регистра выдачи управляющих сигналов, вторыми входами элементов

И контрольных режимов группы, первым"входом регистра команд, третьим входом блока контроля и первым входом регистра адреса, первая входная информационная шина устройства соединена с вторыми нходами регистра команд и регистра адреса и четвертым 60 входом блока контроля, выход блока контроля,. — с вторым входом элемента

И выборки, выход которого соединен с третьим входом регистра выдачи управляющих сигналов, выходы первого 65 и второго элементон ИЛИ соединены соответственно с выходной управляющей шиной устройства и пятым входом блока выдачи информации,введены регистр состояний, третий элемент

ИЛИ, регистр ошибок и формирователь сигнала прерывания, состоящий из генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго злементон И, выходы которых соединены соответственно с выходными шинами внешних пре» рываний и блокировки синхронизации устройства, первый выход регистра состояний соединен с четвертым входом регистра выдачи управляющих сигналов, третьими входами регистра команд и элементов И байта состояния группы, выход блока контроля соединен с первым входом регистра ошибок, второй вход которого соединен с выходом дешифратора команд, а выходы — через третий элемент ИЛИ с первым входом регистра состояний, второй вход которого соединен с первой входной управляющей шиной устройства, входные адресная, вторая управляющая и вторая информационная шины устройстна соединены с соответствующими входами регистра состояний, второй выход которого соединен с входом генератора одиночных импульсов и вторыми входами первого и второго элементов И, а третий и четвертый выходы — соответственно с третьими входами первого и второго элементов И.

На чертеже представлена схема устройства.

Устройство содержит регистр 1 выдачи управляющих сигналов, первый элемент HJIH 2, группу элементов

И 3 контрольных режимов, элемент

И 4 выборки, первый и второй элементы И 5 и 6, генератор 7 одиночных импульсов, регистр 8 команд, дешифратор 9 команд, блок 10 контроля, состоящий иэ элементов И 11, узла

12 контроля четности и схемы 13 сравнения, группу элементов И 14 байта состояния, второй элемент ИЛИ

15,регистр 16 адреса, блок 17 выдачи информации, состоящий из элемента И 18, сумматора 19 по модулю два и групп элементов ИЛИ 20 и И 21, регистр 22 ошибок, регистр 23 состояний с разрядами 23,,,23 и 23 третий элемент ИЛИ 24, формирователь 25 сигнала прерывания, обраэонанный генератором 7 и элементами

И 5 и 6, вторые входные управляющую

26, информационную 27 и адресную 28 шины устройства, первые нходные управляющую 29 и информационную 30 шины устройства, выходные информационную 31, управляющую 32, внешних прерываний 33 и блокировки синхрониэации 34 шины устройства.

960824

Начальная выборка осуществляется следующим образом.

Какал выставляет на информационные шины 30 байт адреса и сопровождает его признаком "Адрес канала" .- а управляющих шинах 29. Байт адре-. са анализируется схемой контроля на четность.

Устройство для контроля передачи информации между каналом и процессором подключается к каналу вводавывода при помощи управляпших и информационных шин 31,32, 29 и 30 устройства и канала. С целью задания устройству исходного состояния и различных режимов работы оно подключается к процессору с помощью управляющих, информационных и адресных шин 26-28 прямого управления.

16

С целью сообщения в процессор об обнаруженных ошибках в работе проверяемого канала устройство подключено к нему с помощью шины 33 внешних прерываний интерфейса прямого !5 управления. С целью останова блока синхронизации процессора при обнаружении ошибок в работе проверяемого канала устройство подключено с помощью шины 34 управления блоком син- 2О хронизации процессора.

Выполнение операций ввода-вывода в устройстве начинается с процедуры задания режима работы устройству с помощью команды "Прямая запись", 25

По команде "Прямая запись" процессор выдает адрес регистра 23 состояния устройства и сигнал "Запись" по адресным и управляющим шинам 28 и

26 интерфейса прямого управления. 3Q

По этим сигналам регистр 23 состояния устройства подготавливается к .приему информации с информационных шин 27 интерфейса прямого управления..

В конце cerHana sanHcp процессор 35 выставляет байт данных в виде потенциальных сигналов на информационных шинах 27 интерфейсов прямого управления, которые задают требуемое состояние регистру 23 состояния устройства (исходное — счет, работа — останов, автомат — фазовый, мультиплексный - монопольный, блокировка прерываний — разрешение прерываний, работа синхронизации — останов синхронизации,и др.). Из всех перечисленных разрядов регистра 23 состояния устройства выделим три разряда: 23„ "Работа ост=-нов", 23 ."Блокировка прерыванийразрешение прерываний", 23 "Работа синхронизации — останов синхрониза- . 50 ции", которые могут находиться только в одном из двух укаэанных состояний.

После задания устройству режима работы выполнение операций ввода-вы- 55 вода начинается с процедуры начальной выборки.

Если блок 10 контроля обнаружит неправильную четность байта адреса, поступившего из канала, регистр 22 ошибок канала по соответствующему сигналу из блока 10 контроля зафиксирует эту ошибку. Затем сигнал с со ответствующего триггера регистра 22 ошибок канала переводит разряд регистра 23 состояния 23л "Работа— останов" в положение "Останов", состояние которого .через второй выход регистра 23 состояния поступает на вход генератора 7 одиночных импульсов и вторые входы элементов И 5 и б.

Генератор 7 одиночных импульсов вырабатывает одиночный импульс, который поступает на первые входы элементов И 5 и б.

Если в процедуре задания работы . устройству разряд "Блокировка прерываний — разрешение прерываний" 23 установлен в положение "Разрешение прерываний" или если .разряд "Работа синхронизации — останов синхронизации" 23л установлен в положение "Остаков синхронизации" регистра 23 состояния, то сигнал с выхода элемента

И 5 поступает в процессор в качестве сигнала внешнего прерывания по шине

33 внешних прерываний интерфейса прямого управления или с выхода элемента И б поступает в качестве сигнала останова блока синхронизации процессора по шине 34 управления блоком синхронизации процессора, тем самым сообщая, что в работе канала обнаружена ошибка.

В блоке 10 контроля.при отсутствии ошибок происходит сравнение адресов, выданного каналом и выданного устройством, и в случае сравнения адресов выдается сигнал "Адреса равны" на элемент И 4 выборки.

С задержкой, достаточной для декодирования адреса, канал выдает сигнал "Выборка канала" на входные управляющие шины 29. Этот сигнал поступает через элемент И 4 выборки на вход регистра 1 выдачи управляющих сигналов.

По сигналу "Выборка канала" в регистре 1 выдачи управляющих сигналов вырабатывается сигнал "Работа устройства", который по соответствующей управляющей шине 32 устройства поступает в канал, указывая, что выбранное устройство подключено к интерфейсу.

Затем устройство выдает собственный адрес из регистра 16 адреса через блок 17 выдачи информации на информационные шины 31 устройства, а из регистра 1 выдачи управляющих сигналов на соответствующую шину 32 устройства после того, как снят признак "Адрес канала", — сигнал "Адрес устройства".

Канал сравнивает выданный и принятый от устройства адреса и, если

960824 они равны, снимает байт адреса с информационных шин 30 канала, устанавливает на них байт команды и подает одновременно на соответствующую управляющую шину 29 канала сигнал "Управление канала". Байт команды канала проверяется в блоке 10 на четность и анализируется на предмет включения данной команды в список разрешенных команд устройства.

Если блок 10 контроля обнаруживает неправильную четность команды, выданной каналом, или если она не включена в список команд данного устройства, то блок 10 вырабатывает сигнал, который запоминается на соответствующем разряде регистра 22 ошибок канала, а дальше процедура сообщения об ошибке в работе канала в процессор аналогична описанной при неправильной четности адреса, полученного устройством из канала.

При условии правильной четности и наличии в списке команд данного устройства байт команды запоминается в регистре 8 и декодируется в дешифраторе 9. При этом признаки принятой команды выдаются в регистр выдачи управляющих сигналов, элементы И контрольных режимов, элементы И байта состояния и регистра ошибок канала. По сигналу "Управление канала" устройство снимает байт собственного адреса с информационных шин 31,.сбрасывает сигнал "Адрес устройства", помещает на информа,ционные шины 31 устройства в зависимости от принятой команды сформированный элементами 14 и 15 байт состояний через блок 17 выдачи информации, а после того, как каналом снят сигнал "Управление канала", устанавливает сигнал "Управление. устройства" на соответствующий шине 32 устройства через регистр

1 выдачи управляющих сигналов. Если принятая команда не требует передачи данных, устройство выдает конечный байт состояния с признаком

"Канал кончил". Если принятая команда требует передачи данных, выдается Нулевой байт состояния. Получив байт состояния устройства, канал снимает байт команды с выходных информационных шин 30, сбрасывает сигнал "Управление канала" и устанавливает на соответствующей управляющей шине 29 сигнал "Информация канала". По сигналу "Информация канала" устройство снимает начальный байт состояния с информационных шин 31 устройства и сигнал "Управление устройства" с управляющих шин 32, устанавливает в регистре 8 разряд передачи данных, а в регистре 1 формируется запрос на передачу данных.

В случае, если в регистре 23 состояния устройства задан монопольный рес устройством, при выполнении которой обнаружена ошибка. В случае повторного обнаружения запускается другая программа, которая обеспечивает

45 выдачу оператору информации о состоянии канала в момент возникновения ошибки.

Сигнал останова блока синхронизации процессора переводит процессор и канал в такое состояние, которое позволяет с помощью устройства визуального отображения посмотреть состояние регистров процессора и канала в момент обнаружения ошибки в канале.

Формула изобретения

Устройство для контроля передачи информации между каналом и процессором, содержащее регистр выдачи управляющих сигналов, выход которого соединен с первым входом первого элемента ИЛИ, блок выдачи информации, регистр адреса, регистр команд, ><им, сигнал "Работа устройства" не снимается до конца передачи данных, если задан мультиплексный режим, то сигнал сбрасывается после начальной выборки и устанавливается снова на время передачи каждого байта и т.д.

На всех этапах выполнения операций ввода- вывода (нач аль ная выборка -, передача данных, передача окончаний) могут возникнуть ошибки в работе канала. Всякое нарушение в последовательностях сигналов обнаруживается блоком 10 контроля и после декодирования фиксируется в- регистре 22 оши15 ошибок канала. Так, с помощью блока

10 контроля обнаруживаются и фиксируются в регистре 22 ошибок следующие ошибки в работе канала: код команды, заданный каналом, не включен в список команд устройства, одновременное присутствие сигналов "Управление канала" и "Информация канала", сигналы "Информация канала" и "Управление канала" выданы в отсутствие сигналов "Управление устройства" или

"Адрес устройства" или "Информация устройства", сигнал "Адрес канала" выдан при снятых сигналах "Выборка

: устройства" и "Выборка канала", на30 iличие на выходных шинах канала ка ких-либо сигналов при отсутствии сигнала "Работа канала", неправильная четность байта команды, адреса, данных и др. Процедура сообщения в процессор об обнаруженных ошибках в работе канала аналогична описанной выше на примере начальной выборки.

Сигнал прерывания в процессоре запускает программу, обеспечивающую

)повторение процедуры обмена канала

Я60824

10 выхо пе вого и второго элементов выходы которого соединены с входами вы ды р пу элементов ИЛИ соединены соответственно с выдешифратора команд, группу э хо ной правляющей шиной устройст»

И. контрольных режимов, элемент И вы- ходно управ тояния выходы которых соединены с входами второго элемента ИЛИ, и

У что с целью повышения быстродейстГ ! вия, оно содержит регистр состояний, блок контроля по четности, причем первый выход регистра выдачи управ- третий элемент ИЛИ, регистр ошибок ляющих сигналов соединен нен с первым и формирователь сигнала прерывания, входом блока выдачи информации, пер- состоящий из генератора одиночных выми входами элементов ентов И байта сос- 10 импульсов, выход которого соединен тояния группы и блока контроля по с первыми входами первого и второго четности и подключе ы к л чены к выходной уп- элементов И, выходы которых соедиравляющей шине устро с е устройства выходы иены соответственно с выходными шиблоки овэлементов к

И онтрольных режимов груп- нами внешних прерываний и локировпы соединены с груп пой входов перво- 15 ки синхронизации устройства, первый го элемента и втор

ИЛИ и вто ым входом бло- выход регистра состояний соединен ка выдачи информации, ф м ии выход которого с четвертым входом регистра выдасоединен с выходно ин о и нформационной. чи управляющих сигналов, третьими шиной устройства, выход де р дешифратора входами регистра команд и элементов команд соединен с первыми вх

ыми входами И байта состояний группы, выход блоэлементов И контрольных режимов г льных ежимов груп- ка контроля соединен с первым входом пы, регистра выдачи упр управляющих сиг- регистра ошибок, второй вход .которого налов, третьим входом лока в б к выдачи соединен с выходом дешифратора команд, нт ИЛИ вто ыми входами элемен- а выходы - через третий элемент информации и вторыми вх ом егист а состояний, тов H байта состояния группы, выход 5 с первым входом рег р еса соединен с четвертым второй вход которого соединен с перрегистра адреса соед иной ст ойвходом блока выдачи и б выдачи информации и вой входной управляющей ш у р вторым входом блока контроля, первая ства, входные адресная, вторая управвходная управляющая шина ина устройства — ляющая и вторая информационная шины с первым входом элемента ента И выборки

30 устройства соединены с соответствуювторым входом регистра в выдачи управ- шими входами регистра состояний, втоляющих сигналов, вторыми вх

ыми входами рой выход которого соединен с входом элементов контрольн генератора одиночных импульсов и группы, первым в

ым входом регистра ко- вторыми входами первого и второго манд, третьим входом л м блока контроля элементов И, а третий и четверты и первым входом регистра адр адреса пер- выходы — соответственно с третьими ть И. вая входная информац ионная шина уст" входами первого и второго элементоь ройства соединена с вторыми входами Источники информации, регистра ко анд и

М- регистра адреса принятые во внимание при экспертизе

СР м блока контроля 1. Авторское свидетельство СС выход блока контроля — с вторым вхо- 10 М 642703, кл. G 06 F 3/О

Э

4 G 06 F 11/04 дом элемента И выборки, выход кото- л а77 им входом ре- 2.-Авторское свидетельство СССР рого соединен с третьим

06 F 3 04 1974. гистра выдачи управляющих сигналов, Р 519705, кл. С 06 /