Вычислительная система

Вычислительная система

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е < 960832

ИЗЬВРЕТЕН ИЯ

Союз Советсиик

Социапистичесиик

Респубпии

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное w авт. свид-ву (22)Заявлено Т6 11.79 (2}) 2842111/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 23 ..09.82. Бюллетень At 35

Дата опубликования описания 23 . 09 . 82 (53)M. Кл.

G 06 F 15/16

G 06 F 1}/00

3Ьвударстмкный квинтет

СССР во лелаи изобретений и аткрытвХ (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. А. Д ашков и А. Н. Швыдков «, («.. «)ф }Р q

:« g j тН1Н0

Д

«ЕХНИ IECRAH

БИБЛИОТЕКА (7} ) Заявитель (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА

Изобретение относится к вычислительной технике и может быть использовано для рациональной организации ко" нтроля вычислительных компонентов, состоящих из одной или нескольких вычислительных машин и различных внеш-5 них устройств.

Известен вычислительный комплекс, в состав которого входят процессор, блоки управления терминальными устройствами, блоки связи с устройством контроля данных о работе терминалов, устройство контроля данных о работе терминалов (1).

Недостатком такого вычислительно. го комплекса является ограниченная

15 глубина контроля, зависящая от используемых наборов входных сигналов, которые генерируются при функционировании комплекса и не являются оптимальными с точки зрения контроля, а также снижение надежности, обусловленное существованием скрытых неисправностей терминалов в период между

2 двумя циклами контроля. Этот период случаен и определяется интенсивностью обмена информацией между процессором и терминалом. Наиболее близкой по технической сущности к предлагаемой является вычислительная система, содержащая оперативное запоминающее устройство,первые входы и первые выходы которого соответственно соединены с первыми вы" ходами и первыми входами процессора, вторые входы и вторые выходы — соответственно с первыми входами канала ввода-вывода, вторые входы и вторые выходы которого соответственно подключены к вторым выходам и вторым входам процессора, третьи входы и третьи выходы - соответственно к первым выходам блока связи с каналом, перBbIM. выходам внешних и к первым входам блока связи с каналом, первым входам внешних устройств, вторые входы и вторые выходы которых соединены соответственно.с первыми выходами

3 96083 соответствующих формирователей кодов, вторые входы и вторые выходы которых подключены соответственно к первым выходам и первым входам анализатора состояний внешних устройств, вторые входы и вторые выходы которого соединены соответственно с вторыми выходами и вторыми входами блока связи с каналом (2 ).

Недостатком известной вычислитель- lo ной системы является снижение быстродействия, которое вызывается возможностью повторения одних и тех же контрольных операций при функционировании и тестировании .внешних устройств. 15

Целью изобретения является повышение быстродействия системы.

Для достижения поставленной цели в вычислительную систему, содержащую оперативное запоминающее устрой- о ство, первая группа входов-выходов которого соединена с первой группой вхрдов-выходов процессора, вторая группа входов-выходов которого подключена к первой группе входов-выходов канала ввода-вывода, вторая группа входов-выходов которого подключена к второй группе входов-Bbixopoa процессора, третья группа входов-выходов канала ввода-вывода подключена к пер- З< вой группе входов-выходов блока связи с каналом, первой группой входов-выходов каждого внешнего устройства, группа выходов каждого. из которых соединена с первой группой входов-выЗ5 ходов соответствующих формирователей кодов, вторые группы входов-выходов которых подключены соответственно к первой группе входов-выходов анализатора состояний внешних устройств, вторая группа входов-выходов которого соединена соответственно с второй, группой входов-выходов блока связи с каналом, введено устройство управления очередностью контроля, содержащее блок сопряжения, блок буферной

45 памяти, блок обмена, блок вывода данных, генератор сигналов, формирователь адресов,, блок согласования и блок сравнения, при этом первая группа входов-выходов которого соединена с первой группой входов-выходов форми рователя адресов, вторая группа входов-выходов которого соединена с первой группой входов-выходов блока буферной памяти, первая группа входоввыходов которого подключена к первой группе входов-выходов блока обмена, вторая группа входов-выходов которо2 4 го подключена соответственно к первой группе входов внешних устройств, третья группа входов-выходов формирователя адреса подключена к второй группе входов-выходов блока буферной памяти, третья группа входов-выходов которого соединена с второй группой входов-выходов формирователя адреса, четвертая группа входов-выходов блока буферной памяти через блок согласования с четвертой .группой входов-выходов блока сравнения, пятая группа. входов-выходов блока буферной памяти соединена с первой группой входов-выходов блока ввода данных, шестая группа входов-выходов блока буферной памяти соединена с группой входов-выходов блока сопряжения, первая группа управляющих входов-выходов которого подключена к третьей группе входов-выходов анализатора состояния, вторая группа входов-выходов которого подключена к второй группе управляющих входов-выходов блока сопряжения, вторая группа выходов блока ввода данных через генератор сигналов подключена к третьей группе входов формирователя адресов.

На чертеже приведена блок-схема вычислительной системы.

Система содержит процессор 1, оперативное запоминающее устройство 2, канал 3 ввода-вывода, внешние устройства 4, каждое из которых имеет блок

5 обмена, блок 6 логической обработки, блок 7 самоконтроля, формирователи 8 кодов, анализатор 9 состояний внешних устройств, блок 10 связи с каналом, устройство 11 управления очередностью контроля, включающее блок 12 ввода данныхублок 13 буферной памяти, блок

14 сопряжения, блок 15 обмена, генератор 16 сигналов, формирователь 17 адресов, блоки 18 и 19 сравнения и согласования.

Вычислительный комплекс работает следующим образом.

В исходном положении в блоке 13 содержится информация об адресах, количестве и периодах тестового контроля внешних устройств, ячейки с признаками обмена внешних устройств с каналом обнулены. Генераторы 16 настроены на формирование временных меток с расчетным периодом тестового контроля внешних устройств. Подготовка, ввод и последующая корректировка данных в блоки 13 буферной памяти и генерато5 9608 ры 16 производится с блока 12 ввода данных.

В процессе решения функциональных задач внешние устройства обмениваются информацией с каналом 3. Блок 7 осуще-s ставляет контроль работоспособности соответствующего внешнего устройства, формирует информацию î его состоянии и обмене с каналом 3. Данная информация поступает на формирователь 8, 1в который формирует код состояния внешнего устройства с признаком обмена..

Анализатор 9 осуществляет периодический (с малым периодом) опрос фор мирователей 8 и производит анализ ко- is дов состояния. При наличии изменений в состоянии внешнего устройства 4 код состояния поступает в блок 10 и затем в канал 3.

При появлении признака обмена внеш-!0 него устройства с каналом код состояния с анализатора 9 поступает в блок

14, а затем в блок 13 в соответствии с адресами внешних устройств.

В блоке 13 производится накопление И кодов состояния с признаками обмена по соответствующим устройствам.

Генератором 16 осуществляется формирование временных меток с заданными периодами тестового контроля внешних р устройств 4, которые поступают на вход Формирователя 17, формирующего список адресов внешних устройств, контролируемых с данным периодом, инФармация по которым записана в блоке

13. После Формирования списка по управляющему сигналу Формирователя 17 код состояния первого внешнего устройства из сформированного списка по ступает из блока 13 в блок 18. В блоке 18 производится анализ признака обмена в коде состояния. Анализ производится путем сравнения поступившего кода состояния с эталонным. При отсутствии признака обмена в коде состояния адрес соответствующего внешнего устройства поступает в блок 19, согласования, где производится формирование кодограммы для ввода в процессор. После этого производится ана- лиз кода состояния второго внешнего устройства из списка, затем третьего и т. д.

По завершению анализа блоком 18 вырабатывается управляющий сигнал, который поступает в блок 15, а сформированная кодограмма из блока 19 записывается в блок 13. Блок 15 обмена выставляет требование на обмен, по

32 d которому канал 3 осуществляет стандартную операцию ввода-вывода по считыванию с блока 13 буферной памяти и записи в оперативное запоминающее устройство массива данных о смене.

После считывания производится обнуление соответствующих ячеек буферной памяти.

По программе обработки массива данных, находящейся в устройстве 2, определяется перечень внешних .устройств, подлежащих тестовому контролю за данный временной период. На основании сформированного .перечня управляющей программой тестового контроля производится контроль внешних устройств..Контролируются только внешние устройства, которые в течение периода контроля не участвовали в рабочем обмене. Это позволяет сократить затраты времени на контроль и повысить быстродействие. системы.

Формула изобретения

Вычислительная система, содержащая оперативное запоминающее устройство, первая группа входов-выходов которого .соединена с первой, группой входов-выходов процессора, вторая группа вхо-. дов-выходов которого подключена к пер.вой группе входов-выходов канала ввода-вывода, - вторая группа входов-выходов которого подключена к второй группе входов-выходов процессора, третья группа входов-выходов канала ввода-вывода подключена к первой группе входов-выходов блока связи с каналом, первой группой входов-выходов каждого внешнего устройства, группа выходов каждого из которых .соединена с первой группой входов-выходов соответствующих формирователей кодов, вторые группы входов-выходов которых подключены соответственно к первой группе входов-выходов анализатора состояний внешних устройств, вторая группа, входов-выходов которого соединена соответственно с второй группой входов-выходов блока связи с каналом, отличающаяся тем, что, с целью повышения быстродействия системы, она содержит устройство управления очередностью контроля, содержащее блок сопряжения, блок буферной памяти, блок обмена, блок вывода данных, генератор сигналов, формирователь адресов, блок согласования и

960832 блок сравнения, при этом первая группа входов-выходов которого соединена с первой группой входов-выходов формирователя адресов, вторая группа входов-выходов которого соединена с первой группой входов-выходов блока буферной памяти, первая группа входов-выходов которого подключена к первой группе входов-выходов блока обмена, вторая группа входов-выходов 16 которого подключена соответственно к первой группе входов внешних устройств, третья группа входов-выходов формирователя адреса подключена к второй группе входов-выходов блока 15 буферной памяти, третья группа входов-выходов соединена с второй группой входов-выходов формирователя адресов, четвертая группа входов-выходов блока буферной памяти,.через блок 2р согласования с четвертой группой входов-выходов блока сравнения, пятая группа входов-выходов блока буферной памяти соединена с первой группой входов-выходов блока ввода данных, шестая группа входов-выходов блока буферной памяти соединена с группой входов-выходов блока сопряжения, первая группа управляющих входов-выходов которого подключена к третьей группе входов-выходов анализатора состояния, вторая группа входов-выходов которого подключена к второй группе управляющих входов-выходов блока сопряжения, вторая группа выходов блока ввода данных через генератор сигналов подключена к третьей группе входов формирователя адресов.

Источники информации, принятые во внимание при экспертизе

1. Патент Франции N 2197483, кл. G 06 F 3/04, опублик. 1979, 2. Авторское свидетельство СССР

1 570899, кл. G 06 F 15/00, 1975 (прототип).