Функциональный преобразователь

Функциональный преобразователь

Иллюстрации

Показать все

Реферат

 

ЬП ИСАНИЕ

ИЗЬ6РЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Соцналнстнчесинк

Реснублнн (>960836 (61) Дояолнительное к авт. свнд-ву (22) Заявлено 27.02.81 (21) 3251724/18-24 (51)М. Кл.

906 F 15/31 с присоединением заявки М

Гооударетвсиамй комитет

СССР ао делам изобретений и открыта» (23 ) П риорнтет

Опубликовано 23-09 82. Бюллетень _#_a35

Дата опубликования описания 26.09.82 (53) УД 681 325 (088.8) (72) Авторы изобретения

А. С. Трахтенберг и Э. A. Рубчинский (7l) Заявитель

Кишиневский завод счетных машин им. 50-летия (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной аппроксимации, и может быть использовано в гибридных вычислительных системах.

Известно устройство для функционального преобразования цифровых сигналов, содержашее реверсивный счетчик, регистр, дешифратор, блок памяти, генератор, элемент И, управляемый делитель астоты и блок вычитания кодов (1) .

Недостатками устройства являются пониженные точность и надежность работы.

Наиболее близким к предлагаемому является устройство для функционального преобразования цифровых сигналов, содержашее реверсивный счетчик, выходы которого являются выходами устройства, и регистр, соединенный информационными входами с входом аргумента, а выходами - с входами дешифратора, подключенного выходами через блок памяти к первой группе входов блока вычитания кодов, выход обнуления которого соединен с первым

2 входом элемента И, подключенного вторым входом к выходу генератора импульсов, а выходом — к сигнальному входу управляюшего делителя частоты, блок вычитания кодов соединен второй группой входов

5 с выходами реверсивного счетчика, выходами кода разности — с управляюшими входами управляемого делителя частоты, выходом знака разности — с входом управления реверсом реверсивного счетчика, а

iÎ выходом обнуления — с управляющим входом регистра и с входом стробирования управляемого делителя частоты, подключенного выходом к счетному входу реверсивного счетчика P2) . !

Недостатком данного устройства является пониженная точность работы, обусловленная нечувствительностью к изменениям го аргумента в пределах каждого участка ап.проксимации. При этом независимо от значения поступившего аргумента на выходе устройства воспроизводится весь интервал аппроксимации..изведения функции, при котором на выхо1 де счетчика 1 достигается значение, соответствующее поступившему аргументу.

3 96083

Целью изобретения является повышение точности.

Поставленная цель достигается тем, что в функциональный преобразователь, содержащий входной регистр, дешифратор, блок памяти, первый блок вычитания, реверсивный счетчик, управляемый делитель частоты, первый элемент И и генератор импульсов, выход которого соединен с первым входом первого элемента И,выход кото-1О рого соединен со счетным входом управйяемого делителя частоты, управляющий вход, вход стробирования и выход которого соединены соответственно с кодовым выходом первого блока вычитания, выходом обнуления первого блока .вычитания и счетным входом реверсивного счетчика, управляющий вход и выход которого соединены соответствен« но с выходом знака первого блока вычитания и выходом преобразователя, вход 2й которого соединен с информационным входом входного регистра, выход старших ,разрядов которого соединен с входом дешифратора, выход которого через блок памяти соединен с первым входом первого блока вычитания, второй вход которого соединен с выходом реверсивного счетчика, дополнительно введены второй блок вычитания, буферный регистр, вычитающий ч счетчик, элемент задержки, триггер, два О формирователя импульсов, делитель частоты, два элемента ИЛИ и два элемента

И; выход младших разрядов входного регистора соединен с первым входом второго блока вычитания и через буферный регистр с вторым входом блока вычитания, выход которого соединен с установочным входом вычитающего счетчика, счетный вход и выход которого соединены соответственно с выходом второго эле4О мента И и входом первого формирователя импульсов, выход которого соединен с входом сброса буферного регистра и через элемент задержки с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента И и управляющим входом входного регистра, выход младшего иэ старших разрядов которого через второй формирователь импульса соединен с входом сброса буферного регист- о ра и входом обнуления триггера, установочный вход которого соединен с выходом обнуления блока вычитания, первым входом третьего элемента И и первым вхо.дом,второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого формирователя импульсов и вторым входом первого эле6 Л мента И, выход которого через делитель частоты соединен с первым входом второго элемента И, второй вход которого соединен с прямым выходоМ триггера, инверсный выход которого соединен с вторым входом третьего элемента И.

На чертеже представлена блок-схема преобразователя.

Функциональный преобразователь содержит реверсивный счетчик 1, входной ре регистр 2, вход 3 аргумента, дешифратор

4, блок 5 памяти, блок 6 вычитания, кодовый выход 7, управляемый делитель 8 частоты, выход 9 знака, выход 10 обнуления, элемент ИЛИ 11, элемент И 12, генера тор 13 импульсов, блок 14 вычитания, буферный регистр 15, вычитающий счетчик 16, элемент И 17, делитель 18 частоты, триггер 19, формирователь 20 импульсов, элемент 21 задержки, элемент ИЛИ 22, элемент И 23 и формирователь 24 импульсов.

Устройство работает следующим образом.

В блок 5 памяти заносятся ординаты узловых точек функции преобразования

$()(), причем в первую ячейку заносится нулевой код. Старшие разряды значения кода аргумента, поступающие на входной регистр 2, преобразуются дешифратором

4 в код адреса, по которому в блоке 5 памяти находится код узловой точки соответствующего значения функции преобразования. С помощью блока 6 вычитания и управляемого делителя 8 частоты автоматически устанавливается коэффициент наклона аппроксимирующих отрезков.

С помощью блока 14 вычитания, по младшим разрядам кода аргумента, поступающим с регистра 2, вычисляется число, определяющее момент остановки воспроВ исходном состоянии реверсивный счетчик 1, вычитающий счетчик 16, входной 2 и буферный 15 регистры и триггер

19 установлены в нуль, и нулевой код с выхода регистра 2 поступает на вход дешифратора 4. При этом нулевой код 1(Хо,1 из первой ячейки блока 5 памяти поступает в блок 6 вычитания, который вырабатывает разность кодов, поступающих с выхода блока 5 памяти и реверсивного счетчика 1.

Передний фронт сигнала сравнения с выхода 10 обнуления блока 6 поступает через элемент ИЛИ 11 на второй вход

5 96083 элемента И 12, закрывая его на время установки коэффициента деления, на вход стробирования управляемого делителя 8 частоты, разрешая установку коэффициента деления, и через элемент И 23, по вы- сокому уровню с инверсного. выхода триггера 19, .и элемент ИЛИ 22 на управляющий вход регистра 2, разрешая передачу кода следующего значения аргумента.

Рассмотрим работу устройства при раз О личных вариантах изменения аргумента на участке аппроксимации.

При поступлении на входы регистра 2 кода первого значения аргумента Х дешифратор 4, по старшим разрядам кода аргу S мента, осуществляют выборку адреса узловой точки соответствующего значения функции f(g) на данном участке аппроксимации, которое поступает из блока 5 памяти на входы блока 6, формирующего разность?9 кодов (X )m Х(Хо), поступающую на управляющие входы делителя 8 частоты, в котором устанавливается соответствующий коэффициент деления.

Младшие разряды кода аргумента Х 2у поступают во второй блок 14 вычитания, формирующий разность кодов между входным 2 и буферным 15 регистрами. Разность кодов (Х -Х ) с выхода блока 14 записывается в вычитаюший счетчик 16, щ на счетный вход которого поступают импуль=ы с делителя 18 частоты. Причем коэффициент деления делителя 18 частоты и равен К = 2, где И - число старших разрядов. После поступления на первую группу входов блока 6 значения функции (Х„) на выходе 10 блока 6 вырабатывается задний фронт, сигнала сравнения, задержанный на время, необходимое для установки коэффициента деления делителя 8 частоты.

По заднему фронту сигнала сравнения открывается элемент И 12, и импульсы с выхода генератора 13 поступают на сче1 ный вход реверсивного счетчика 1, через управляемый делитель 8 частоты, и счетный вход вычитаюшего счетчика 16, через делитель 18 частоты. Таким образом, начинается линейная интерполяция функции на выбранном интервале аппроксимации, причем частота импульсов с выхода генератора 13, поступающая на счетчик 1, определяется коэффициентом деления делителя 8.

При обнулении вычитающего счетчика

16 формирователем 20 формируется корот

М кий импульс, длительность которого определяется временем; необходимым для занесения в счетчик 16 разности кодов из

6 6 блока 14. По переднему фронту импульса закрывается элемент И 12, и код аргумента Х переписывается с входного регистра 2 в буферный регистр 15.,Задержанный линией 21 задержки на время, необходимое для перезаписи кода Х; с регистра 2 в регистр 15, передний фронт импульса с формирователя 20 разрешает прием очередного кода аргумента в ре- гистр 2.

При поступлении следующего кода аргумента Х,;+ в блоке 14 формируется разность кодов (Х„ + -Х ), которая заносит ся в счетчик 16. При этом, так как в блоке 6 сигнал сравнения не сформировался, коэффициент деления делителя 8 частоты останется прежним. По заднему фронту импульса с формирователя 20 открывается элемент И 12, и продолжается линейная интерполяция функции. При обнулении счетчика 16 на выходе формирователя 20 вновь формируется короткий импульс, по которому закрывается элемент

И 12 и разрешается прием очередного кода аргумента Х „ . При этом изменяется код младшего разряда группы старших разрядов регистра 2, в результате чего на выходе формирователя 24 появляется короткий импульс, по которому триггер 19 меняет свое состояние, а регистр 15 обнуляется. По нулевому уровню с прямого выхода триггера 19 закрывается элемент И 17, и импульсы с генеpampa 13 не поступают на счетный вход счетчика 16.

По заднему фронту импульса с выхода формирователя 20 открывается элемент

И 12, и продолжается интерполяция функции. В связи с тем, что в блоке 6 сигнал сравнения еще не выдан, коэффициент деления делителя 8 частоты не меняется и линейная интерполяция осуществляется по закону, определяемому аппроксимирующей функцией на участке Хо-Х . При совпадении кода счетчика 1 и кода (ф ) на выходе 10 блока 6 формируется импульсный сигнал сравнения.

По переднему фронту сигнала сравнения с выхода 10 обнуления блока 6 элемент

И 12 закрывается на время, необходимое для установки коэффициента деления, на управляющий вход регистра 2, по высокому уровню с инверсного выхода триггера

19, через элемент И 23 подается сигнал разрешения приема кода следующего значения аргумента.

При поступлении кода аргумента У„ в блоке 14 формируется разность кодов

Х + - Хо . которая заносится в счет7 9608 чик 16. В блоке 6 формируется разность кодов (Х ) и f(X„>, поступающая на управляю«цие входы делителя 8 частоты и устанавливающая по сигналу сравнения коэффициент передачи на очередном учает ке аппроксимации. Задним фронтом импульса сравнения с выхода 10 блока 6 триггер 19 переводится в следующее состояние, элементы И 12 и 17 отпираются и начинается линейная интерполяция данного 10 участка функции. л

На последующих участках аппроксимации устройство работает аналогично.

При изменении знака крутизны функции в узловых точках разность кодов 5 ()() и 15

V(X < „) изменяет знак н признак знака крутизны с выхода 9 блока 6 управляет реверсом счетчика 1.

Таким образом, в предложенном функциональном преобразователе по сравнению 20 с известным повышается точность работы, обеспечивается возможность однозначного преобразования ступенчатых сигналов и изменений аргумента в пределах одного .участка аппроксимации. 2$

Формула изобретения

Функциональный преобразователь, содер Зр жвщий входной регистр, дешифратор, блок памяти, первый блок вычитания, реверсивный счетчик, управляемый делитель частоты, первый элемент И и генератор импульсов, выход которого соединен с первым входом первого элемента И, выход которого соединен со счетным входом управляемого делителя частоты, управляющий вход, вход стробирования и выход которого соединены соответственно с кодовым выходом первого блока вычитания, выходом обнуления первого блока вычитания и счетным входом реверсивного счетчика, управляющий вход и выход которого соединены, соответственно с выходом знака первого блока вычитания и выходом преобразователя, вход которого соединен с информационным входом входного регистра, выход старших разрядов которого соединен с входом дешифратора. выход которого через

36 8 блок. памяти соединен с первым входом первого блока вычитания, второй вход которого соединен с выходом реверсивного счетчика, отличающийся тем, что, с целью повышения точности, в него введены второй блок вычитания, буферный регистр, вычитающий счетчик, элемент задержки, триггер, два формирователя импульсов, делитель частоты, два элемента И и два элемента ИЛИ, выход младших разрядов входного регистра соединен с первым входом второго блока вычитания и через буферный регистр с вторым входом блока вычитания, выход которого соединен с установочным входом вычитающего счетчика, счетный вход и выход которого соединены соответственно с выходом второго элемента И и входом первого формирователя импульсов, выход которого соединен с входом сброса буферного регистра и через элемент задержки с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента И и управляющим входом входного регистра, выход младшего из старших разрядов которого через второй формирователь импульсов соединен с входом сброса буферного регистра и входом обнуления триггера, установочный вход которого соединен с выходом обнуления блока вычитания, первым входом третьего элемента И и первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого формирователя импульсов и вторым входом первого элемента И, выход которого через делитель частоты соединен с первым входом второго элемента И, второй вход которого соединен с прямым выходом триггера, инверсный выход которого соединен с вторым входом тре тьего элемента И.

Источники информации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР

М 684552, кл. GOGF 15/31, 1979.

2. Авторское свидетельство СССР по заявке ¹ 2855014/18-24, кл. 606 Г 15/31, 18.12.79 (прототип).

960836

Составитель А. Зорин

Редактор И. Николайчук Техред Т.фанта Корректор N. Демчик

Заказ 7285/60 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", r. Ужгород, ул. Проектная, 4