Адресный дешифратор для полупроводникового постоянного запоминающего устройства

Адресный дешифратор для полупроводникового постоянного запоминающего устройства

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (n>960949 (61) Дополнительнбе к авт. свид-ву(22) Заявлено 080480 (21)2906810/18-24 ($g) + К 1 3 с присоединением заявки ¹G 11 С 7/90

Государетвенный комитет

СССР по делам изобретений н открытий (23) Приоритет—

Опубликовано 2309.82. Бюллетень ¹35 (33) УДК 681, 327. .66(088.8) Дата опубликования описания 23.09.82 (72) Авторы изобретения

1 -, I

A A.ÊàññHõèH и A.O.Ðîìàíîâ (71) Заявитель (54) АДРЕСНЫЙ ДЕШИФРАТОР ДЛЯ ПОЛУПРОВОДНИКОВОГО

ПОСТОЯННОГО ЗАПОМИНМИЦЕГО УСТРОЙСТВА

Изобретение относится .к вычисли=тельной технике и может найти применение прк разработке полупроводниковых постоянных запоминающих устройств на лавинно-инжекционных транзйсторах р плавающими затворами, электрической записью и ультрафиолетовым стиранием

1 информации.

Известен адресный декодер для полупроводникового постоянного заноминающего устройства, состоящий из групп включенных параллельно и последовательно между собой транзисторов. Истоки транзисторов в группе:параллельно включенных транзисторов заземлены, их стоки подключены к выходному узлу.

;В группе последовательно включенных транзисторов свободный исток транзис тора подключен к выходному узлу,а сво- 20 боднйй. сток — к первой шине питания через транзистор, затвор которого подключен к шине управления програмьвтрованием и считыванием, и ко второй шине питания через другой транзистор, 25 затвор которого также подключен к этой шине. Затворы транзисторов в обеих группах подключены к шинам прямого и дополнительного кода адреса 11 ° 30.Недостатком этого декодера является низкое быстродействие, обусловленное наличием в последовательной цепи между выходным узлом и первой шиной питання большого количества транзисторов, снижающих ее проводимость и ток заряда выходного узла, а также необходимость в высоких напряжениях входных сигналов адреса, больших потенциалах первой шины питания.

Наиболее близким к предлагаемому является адресный дешифратор для полупроводникового постоянного запоминающего устройства, содержащий пары нагрузочных транзисторов, стоки первой и второй.пар которых подключены к первой шине питания, .затворы их объединены и соединены с истоками нагрузочных транзисторов первой нары и со стоками управляющих транзисторов первой пары, истоки которых подключены к стокам и истокам адресных транзисторов и к стокам транзисторов разряда, истоки которых подключены к шине нулевого потенциала, а затворы - к одной из адресных шин, другие адресные шины подключены к затворам соответствукщих адресных транзисторов, стоки и затво960949 ры нагрузочных транзисторов третьей пары подключены ко второй шине питания, а их истоки соединены со стоками нагрузочных транзисторов четвертой пары; истоки и затворы которых подключены, соответственно, к выходным шинам и к стокам управляющих .транзисторов второй пары, затворы которых соединены с первой шиной управления, а стоки подключены к стокам соответствующих транзисторов 1О разряда Р 2).

Недостатками известного дешифратора являются низкое быстродействие и высокое потребление мощности.

Цель изобретения — повышение быст †)5 родействия и уменьшение мощности,потребляемой адресным дешифратором для полупроводникового постоянного запоминающего устройства на лавинно-ин- . х<екционных транзисторах. 20

Поставленная цель достигается тем, что в адресный дешифратор введены третья пара управляющих транзисторов, коммутирующие транзисторы и вторая шина управления, подключенная к затворам управляющих транзисторов третьей пары, истоки которых соединены с истоками соответствующих управляющих транзисторов второй пары и со стоками коммутирующих транзисторов, а стоки с истоками нагрузочных транзисторов второй пары и с затворами коммутирующих транзисторов, истоки коммутирую— щих транзисторов соединены со стоками соответствующих транзисторов разряда, затворы управляющих транзисторов пер-35 вой пары подключены к первой шине управления.

1 ( —

На фиг. 1 изображена принципиальная схема адресного дешифратора для полу-40 проводникового постоянного запоминающего устройства на лавинно-инжекционных транзисторах, на фиг. 2 — схема адресного декодера.

Адресный дешифратор содержит в ка-45 честве элементов МОП-транзисторы 1-27, соединяющие между собой согласно принципиальной схеме в узлах 28-35, выходные шины 36-39, первую шину 40 питания, шину 41 общего потенциала, вторую шину 42 питания, первую шину

43 управления программированием и считыванием, вторую шину 44 управления программированием и считыванием, адресные шины 45-47, шины 48 и 49 прямого кода младшего адресного разряда и обратного кода младшего адресного разряда соответственно.

Сток нагруэочного транзистора 1 объединенного типа соединен с первой шиной 40 литания, его исток и затвор, а также сток управляющего транзистора 2 обогащенного типа и затвор нагруэочного транзистора 5 обедненного типа соединены между собой в узле 28. Сток транзистора 5 также 65 соединен с шиной 40 питания, его исток соединен в узле 30 со стоком транзистора 25 управляющего обогащенного типа и с затвором коммутационного транзистора 24 обогащенного типа. Исток транзистора 25 и сток транзистора 24 соединяются между собой в узле 29 ° К этому же узлу через .управляющий транзистор 7 обедненного типа подключена выходная шина 36, а через управляющий транзистор 13 обедненного типа — выходная шина 37. Выходная шина 36 служит также нагруз- . кой для нагрузочных транзисторов 8 и

9 обедненного типа. Нагруэочный транзистор 8 подключен к ней истоком и затвором. Сток его подключен к истоку нагрузочного транзистора 9 ° Два другие его электрода подключены ко второй шине 42 питания. Шина 37 на,ходится в тех же условиях подключены I ко второй шине питания: между ней и .этой шиной питания последовательно включены нагрузочный транзистор 14 обедненного типа затвором и истоком,и . нагруэочный транзистор 15 обедненного типа, затвор и сток которого подключены ко второй шине 42 питания.

Эти транзисторы образуют одну группу. В состав адресного декодера фиг.2) также входит подобная группа транзисторов, имеющих эквивалентное соединение между собой, а именно сток нагрузочного транзистора 3 обедненного типа соединен с первой шиной 40 питания, а его исток и затвор и сток управляющего транзистора 4 обогащенного типа, а так>хе затвор нагруэочного транзистора 6 обедненного типа соединены . между собой в узле 32. Сток нагруэочного транзистора 6 также соединен с первой шиной питания. его исток соединен в узле 34 со стоком управляющего транзистора 26 обогащенного типа и с затвором коммутационного транзистора 27 обогащенного типа, исток управляющего транзистора 26 и сток коммутационного транзистора 27 соединены между собой в узле 33. К этому же узлу через управляющий транзистор

10 обедненного типа подключена выходная шина 38, а через управляющий транзистор 16 обедненного типа — выходная шина 39. Выходная шина 38 служит также .нагрузкой для нагрузочных транзисторов 11 и 12 обедненного типа. Нагрузочный транзистор 11 подключен к ней истоком и затвором. Сток

его подключен к истоку нагрузочного транзистора 12. Два его другие электрода подключены ко второй шине 42 питания. Шина 39 находится в тех же условиях подключения ко второй шине питания, ме><ду ней и шиной 34 питания затвором и истоком, и нагруэочный транзистор 18 обедненного типа,затвор и сток которого подключены ко второй шине. питания.

960949

Далее, истоки адресных транзисто= ров 21-23 являются общими со стоком разрядного транзистора 29.Их стоки являются общими со стоком разрядного транзистора 20.Затворы этих адресных транзисторов подключены к адресным шинам 45-47 с прямым или обратным кодом адреса. Разрядные транзисторы 19 и 20 имеют соединение истоков с шиной общего потенциала и затворов с шинами, по которым на них поступают сигналы прямого и дополнительного кода мпадшего адресного разряда. На фиг.2 изображено три адресных транзистора

21-23 только для примера. В зависимости от размера матричного накопителя для адресации к его ячейкам памяти может потребоваться большая разрядность и, соответственно, большее количество таких транзисторов.

Рассмотрим .работу схема, когда адресные сигналы стабильны и транзисторы 21-23 не проводят в одной, приведенной на принципиальной схеме ячейки дешифратора, во всех остальных ячейках дешифратора они проводят и, поскольку транзисторы 19 и 20 управляются сигналами прямого и дополнительного .кода адреса на шинах

48 и 49, то один из них всегда проводит, и в остальных ячейках декодера все узлы 31 и 35 находятся при низком потенциале общей шины.

В рассматриваемой ячейке декоде.ра, где транзисторы 21 — 23 находятся в состоянии отсечки, транзисторами 19 и 20 соединяются с общей шиной узлы 31 или 35. Пусть, например, транзистор 19 не прово-. дит тока, тогда узел 35. заземлен другим проводящим транзистором 20 °

При необходимом для считывания потенциала второй шины 44 управления программированием и считыванием большем даже напряжения на первой шине питания, транзистор 26 проводит, и за счет его проводимости потенциавты стока и затвора транзистора 27 близки друг к другу. Точно так же близки друг к другу потенциалы стока и затвора транзистора 27 с его стоком, обеспечиваемой проводящим транзистором 26," он не будет производить полного разряда узла 33 до весьма низ кого потенциала на его истоке в узле

35. Поскольку потенциал первой шины

43 управления программированием и считыванием высокий, равный потенциапу первой шины питания, а потенциал узла 35 и истока транзистора 4 низкий, то этот ток, являясь преобладающим над током нагрузочного транзистора 3, производит разряд узла 32 и затвора транзистора .6 почти до нулевого потенциала. Если абсолютная величина отрицательного порогового напряжения обедненного транзистора б равна или меньше велинины порогового

Благодаря высокому пороговому напряжению ячеек памяти на лавинно-ин50 ж жекционных и — канальных транзисторах с плавающими затворами и низкому (2-3,5 В стоковому напряжению при . считывании, в этом режиме не требуется низких значений г. тенциалов невыбранных шин строк и ячейки невыбранных строк матричного накопителя на таких транзисторах остаются непроводящими, не препятствуя выяснению кода, записанного в ячейках памяти выбранной строки, шина которой для

60 этого получает высокий потенциал, оставляя в силе простую конструкцию матричного накопителя с множеством ячеек памяти, подключаеьых к одной разрядной стоковой шине, по которой проиэИ водится считывание хранимого в них напряжения транзистора 27 обогащенного типа,.то ток через транзисторы б и

27 от-первой шины питания не протекает и мощность в них не рассеивается. В таких же благоприятных условиях с точки зрения рассеиваемой мощности находятся транзисторы 5 и б во всех остальных ячейках декодера. Потенциал в узле 33,,отличающийся от нулевого на величину, близкую к порого10 вому напряжению транзистора 27,воспроизводится за счет включенных высоким потенциалом на шине 43 обедненных транзисторов 10 и 16. Токи нагрузочных транзисторов 11 и 12, 17

)5 и 18 мало изменяют его как при высоком, так и при низком потенциале smoрой шины 42 питания, поскольку они .имеют весьма малую проводимость и вдобавок к этому один из них всегда: выступает в роли ограничителя тока в последовательной цепи °

Высокая величина напряжения невыбранных шин является приемлемой только в небольшом числе случаев. Сюда

25 относятся и ячейки памяти на лавинноинжекцнонных М -канальных транзисторах с-плавающими затворами и ультрафиолетовым стиранием информации в них, которые по принципу их работы имеют низкое значение порогового напряжения в единичном состоянии, для которого характерно значение 1,8-4,0 В. В нулевом состоянии их пороговое напряжение значительно выше и в этом состоя1нии они не проводят тока. Однако для них при программировании требуется близкое к потенциалу. шины общего потенциала напряжение невыбранных шин строки, чтобы лавинно-инжекционные транзисторы оставались непроводящими

40 при высоком стоковом напряжении и не создавали тока, уменьшающего потенциал стоковых шин в матричном накопителе.

Это низкое напряжение обеспечивается в режиме программирования схемой де45 шифратора, когда он функционирует в режиме программирования.

960949 кода данного в виде сигналов тока и отсутствия тока конкретной ячейки памяти при непроводящих остальных ячейках.

При выбрайных условиях узел 31 не имеет никакой проводящей цепи его заземления и заряжен нагрузочным транзистором 1 до потенциала, который зависит от потенциала на затворе транзистора 2, равного потенциалу первой шины управления программиро- 10 ванием и считыванием и от его порового напряжения. Когда узел 31 заряжен до этого потенциала, транзистор 2 не проводит, и потенциал узла 28 тот же, что и первой шины

40 питания..От этого высокого напряжения на его затворе обедненный нагрузочный транзистор 5 включен,соединяя узел 30 с шиной 40 питания

Благодаря высокому потенциалу шины

44 этот, равный потенциалу шины 40 питания, потенциал в узле 30 полностью .переходит в узел 29. Для этого шина 44 должна иметь потенциал,превосходящий потенциал шины 40 питания, 2 постоянно высокий в режиме считывания, чтобы транзистор 5 был проводящим. Это постоянное высокое значение потенциала, которое должно сохраняться на протяжении всего периода считывания при работе схемы, может быть получено, например, в цепях, содержащих генератор, емкость и выпрямляющий элемент.

Обедненные транзисторы 7 и 13, управляющие в режиме считывания высоким потенциалом по шине 43 (равным потенциалу первой шины питания, беэ искажения передают высокий потенциал выборки в узле 29 на выходные шины 36 и 37. Нагрузочные транзисторы 40

8 и 9, 14 и 15 способны из-эа самоограничения тока при потенциале второй шины 42 питания, равном потенц алу общей шины <при считывании он может быть также равен потенциалу 45 первой шины 40 питания)лишь в совершенно незначительной степени исказить выходные потенциалы, отклонив их от значения потенциала первой шины питания. От этого потенциала заряжается также узел 31 через транзистор

24 в диодном включении, но сверх небольшого тока заряда емкости узла 29 в течение короткого времени никакого другого тока через него больше не протекает.

Пусть теперь адресные сигналы, поступающие на дешифратор, изменяются и это изменение происходит в таком направлении, что при установившихся ацресных сигналах имеет воэможность заряжаться узел 35. Поскольку в дешиФраторе однозначно выбирается только один выход с возрастанием потенциала на нем от низкого эначения,то имевшее до этого место состояние воз- 65 буждения другого выхода должно смениться состоянием невыбора. При сделанном предположении о порядке работы дешифратора это реализуется путем отпирания прибора 19 сигналом с уровнем логической "единицы" по шине 48. - шине прямого кода младшего адресного разряда. Одновременно с этим уровень напряжения на шине 49 шине обратного кода младшего адрес— ного разряда становится соответствующим логическому "нулю", запирающим связывающий узел 35 с общей шиной 41..

Включение транзистора 19 не только понижает потенциал в узле 31, но и через транзистор 2 разряжает узел

28 и затвор транзистора 5, который, тем самым, оказывается в состоянии с почти нулевым. потенциалом на затворе. Также через транзистор 24, проводящий до тех пор, пока напряжение на его стоке-узле 29 — не спадает до порогового напряжения транзистора 24, разряжается узел 29, а посредством соединяющихся с ним транзисторов 7 и 13 разряжаются выходные шины декодеров 37 и 36. Если абсолютная величина отрицательного порогового напряжения транзистора 5 ниже (или равна) величины порогового напряжения транзистора 24 обогащенного типа, то транзисторов 24 разрядит выходные шины до потенциала,. равного его пороговому напряжению, и лавинно-инжекционные транзисторы матричного накопителя, подключенные к ним своими управляющими затворами, станут непроводящими благодаря также низким при *считывании их стоковым потенциалам.

Узел 35, имеющий соединенные с первой шиной 40 питания через транзис— тор 3 обедненного типа, заряжается им через проводящий от высокого управляющего потенциала на его затворе транзистор 4. Поскольку с течением заряда последний запирается повышающимся потенциалом íà его истоке, который без этого транзистора мог бы возрастать до потенциала шины питания 40, он отсоединяет от узла 35 узел 32, включающий в себя затвор осуществляющего заряд узла 34 транзистора 6 обедненного типа. За счет этого отключения заряжаемая транзистором 3 емкость значительно уменьшается, включая в себя теперь лишь емкость затвора транзистора б и небольшую емкость истока транзистора 3 и стока транзистора 4 ° Благодаря тому, что рост потенциалов на затворе и истоке транзистора 6 является одновременным, он представляет небольшую емкостную нагрузку для транзистора 3. Таким образом, условия для быстрого заряда узла 32 являются бла= гоприятными ° Это позволяет значительно увеличить ширину канала транзис960949

10 тора б обедненного типа для значительного ускорения самого медленного процесса в таких дешифраторах— процесса получения высокого выходного, возбуждающего ячейки памяти матричного накопителя напряжения, ран- 5 ного потенциалу первой шины питания

40. Это увеличение ширины канала транзистора 6 нисколько не увеличивает потребление мощности декодером,, поскольку статического тока потреб- !О ления через транзистор б при низком ныходном напряжении нет. Ключевой транзистор 26 обогащенного типа, включенный высоким потенциалом шины

44 как открытый ключ, способен .пол- 15 ностью пропустить весь фронт нарастания потенциала н узле 34 до величины его на шине 40 питания с незначительной потерей быстродействия.Через транзисторы 10 и 16 обедненного типа с высоким управляющим напряже = нием значительный ток заряда протекает на выходные шины 38 и 39, быстро повышая их потенциал до заданного для условий считывания потенциала шины 40.

Декодер переводится в режим программирования сразу же, как только потенциалы первой шины 43 управления программированием и считыванием и второй шины 44 управления программированием и считыванием становятся нулевыми, а потенциал второй шины питания увеличивается до значения, необходимого для режима программирования (около 25 В). От этого пере- стают проводить транзисторы 2, 4, 25, 26, Отсутствие при программировании проводимости транзисторон 2 и 4 прекращает протекание тока транзисторов 1, 3 во всех ячейках декаде- 40 ра, и потребление мощности элементами, обеспечивакшими работоспособность и высокое быстродействие при считывании, обращается в нуль в режиме программирования. Требующиеся 45 при программирований скорости нарастания выходного сигнала могут быть в 10- раз меньше, чем при считывании, за счет значительного времени программирования cBMGA ячейки IIBMHTH (около 50 мс), поэтому, хотя и все, исключая одну, нагрузки, подключенные ко второй шине 42 питания,т.е. 8 и 9, 11 и 12, 14 и 15, 17 и 18, потреб ляют мощность от этого источника высокого потенциала (25 В)на второй шине питания 42, эта мощность относительно невелика.

При выключенных транзисторах 2 и 4 . во всех ячейках декодера потенциалы в о узлах 28, 32 те zce, что и потенциал ,шины 40 питания, сохраняющий в программировании то же значение, что и цри считывании . Следовательно, транзисторы 5.и б, характеризуются высоким 65 управляющим напряжением первой шины питания и поддерживают такой же потенциал на затворах транзисторов 24 и 27 но всех ячейках декодера. Таким образом, в режиме программирования между узлами 31 и 29, 35 и 33 включено малое сопротивление канала открытого транзистора.

Подача адресных сигналов и их декодирование происходит при программировании так же, как при считывании.

Если, например, узел 31 не заэемлен подключенными к.нему адресными транзисторами,то не эаземляется .также узел 29 и выходные шины 36 и 37. Несмотря на нулевой потенциал на их затворах, транзисторы 7 и 13 или 10 и 16 проводят ток при низком потенциале соответственно в узлах 29 и

33. Однако, поскольку дальнейшая цепь заземления узла 31 отсутствует, то влияние этой проводимости сказйвается лишь в заряде узла 29 от происходящего заряда выходных шин 36 и 37, осуществляемого нагрузочными транзис-. торами 8 и 9, 14 и 15 от второй шины

42 питания. На другой стороне рас-. сматриваемой ячейки декодера и в других ячейках декодера потенциал узла 35 и последовательно в цепи с проводящими транзисторами уэлон 35 и выходных шин 38 и 39 — низкий, поскольку узел 35 имеет соединение с общей шиной. Этот низкий потенциал весьма близок к потенциалу общей шины и, следовательно, намного ниже потенциала выбранных выходов декодера

s режиме считывания, равного порогоному напряжению транзистора 27. Низкое значение потенциалов, невыбранных при данном адресе выходных шин, необходимо потому, что при программировании на стоках лавинно-инжекционных транзисторов с плавающими затварами,объе диненных стоковой шиной, потенциал имеет высокое значение (около 20 В) которое обуславливает за счет емкости перекрытия между плавающим затвором и стоком некоторое повышение потенциала плавающего затвора, которое при используемых напряжениях программирования и характеристиках ячеек памяти приводит к отпиранию транзисторов памяти с плавающими затворами при тех высоких напряжениях на неныбранных линиях строк, которые имеют место в режийе считывания. Для того, чтобы предотвратить такое отпирание . по стоку ячеек памяти в столбце, а также воздействие их тока на потенциал разрядной шины, понижающее его и способное вызвать отсутствие программирования элемента н столбце,который подвергается программированию, на затворах ячеек памяти неныбранных строк должна быть предельно низкое ,напряжение,т.е. почти потенциал общей шины, которое и получается н пред

960949 лагаемом дешифраторе. Иэ описания схемы следует, что ее главным преимуществом перед известными является низкое рассеяние мощности и в режиме считывания и программирования и лег ко достижимое при ее использовании высокое быстродействие в режиме считывания наряду с уменьшением потребления мощности. Половина мощнОсти, потребляемой наиболее близкой к предлагаемой схемой декодера или большая 10 ее часть экономится при считывании эа счет того, что напряжения на истоках транзисторов возбуждения выходных шин, таких, как транзисторы обедненного типа б и 5, фиксируется на уровне, большем абсолютной величины отрицательного порогового напряжения этих транзисторов транзисторами 24 и

27 при нулевом напряжении на затворах всех, кроме одного транзисторов

5 и б. Это положительное смещение запирает все транзисторы 5 и б возбуждения в декодере, кроме одного, у которого положительное напряжение шины питания на затворе и который обеспечивает одно высокое выходное напряжение. Таким образом, транэис— торы, формирующие импульс тока заряда шины выбираемой строки, в рех<име возбуждения, в режиме невозбуждения, в котором все они, кроме одного, постоянно находятся, могут не про-. водить тока и рассеяния мощности в них мох<ет не быть. Потребляющими мощность остаются транзисторы 1 и 3 и такие х<е в других ячейках декодера, кроме одного в нем, на это из-за меньшей емкостной нагрузк/ — меньшая часть мощности, потребляемой при работе наиболее близкого к предлагае-, мому дешифратору . 40

В данном устройстве ток возбуждения мох<ет быть увеличен с целью повышения быстродействия. Это получается в предлагаемой схеме иэ-эа увеличения проводимости транзистора 45 возбуждения. эа счет, например, увеличения ширины его канала, которое в наиболее близкой к ней схеме неизбежно увеличивает потребление мощности, к тому же, за счет почти параллельного нарастания потенциалов на затворе, в истоке возбух<дающего транзистора в процессе возбуждения

Выхода не сказывается емкость его затвора относительного канала, и

Скорость нарастания управляющего напряжения на его затворе сохраняется высокой даже при значительной ширине канала.

Эта часть мощности, потребляемая б0 рт источника питания и рассеиваемая на нагрузочных транзисторах 1 и 3 и всех остальных, исключа один из них, становится равной нулю, если декодер работает в режиме программирования. б5

В способных проводить ток цепях последовательных транзисторов ключевые приборы, такие как 2, 3, 25, 26 обогащенного типа, полностью выключаются, часть дешифратора, за исключением высоковольтных нагрузочных транзисторов 8,9,11,12,14,15,17,18, подключаемых к высокому потенциалу второй шины питания, выполняет лишь функции заземления выходных шин и держания на них низкопотенциальных низких уровней, значительно более низких, чем в режиме считывания, необходимых для сохранения непроводящими запоминающих лавинно-инжекционных транзисторов с плавающими затво-. рами при наличии взаимодействия плавающих затворов и стоков, находящихся при высоких потенциалах, через емкость перекрытия плавающего затвора.и диффузионной области стока.

Рассеяние мощности в высоковольтных нагрузках, от которых совершено не требуется высокого быстродействия при заряде, в сравнении с рассеянием в режиме считывания очень мало, а повышение их быстродействия не требуется .

При этом быстродействие декодера и мощность, потребляемая декодером,в боль|аой степени определяют быстродействие запоминающего устройства, выполняемого в виде большой интегральной схемы, и потребляемую им мощность причем эта степень возрастает с увеличением информационной емкости запоминающего устройства.

Формула изобретения

Адресный дешифратор для полупроводникового постоянного запоминающего устройства, содержащий пары нагрузочных транзисторов, стоки первой и второй пар которых подключены к первой шине питания, затворы их объединены и соединены с истоками нагрузочных транзисторов первой пары и со стоками управляющих транзисторов первой пары, истоки которых подключены к стокам и истокам. адресных транзисторов и к стокам транзисторов разряда, истоки которых подключены к шине нулевого потенциала, а затворы— к одной из адресных шин,другие адресные шины подключены к затворам сооТветствующих адресных транзисторов, стоки и затворы нагрузочных транзисторов третьей пары подключены ко второй шине питания, а их стоки соединены со стоками нагрузочных транзисторов четвертой пары, истоки и затворы которых подключены, соответственно, к выходным шинам и к стокам управляющих транзисторов второй пары, затворы которых соединены с первой

13

14

960949 шиной управления, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия и уменьшения потребляемой мощности устройства, в него введены третья пара управляющих транзисторов, коммутирукщие транзисторы 5 и вторая шина управления, подключен ная к затворам управляющих транзисторов третьей пары, истоки которых соединены с истоками соответствующих управляющих транзисторов второй lp пары и со стоками коммутирукщих транзисторов, а стоки — с истоками нагру! эочных транзисторов второй пары и с затворами комм тиолацих транзисторов истоки коммутирующих транзисторов соединены со стоками соответствующих транзисторов разряда, затворы управлянкаих транзисторов первой пары подключены к первой шине управления.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании tts1523744, кл. Н 3 Т, опублик. 1978. 2. Патент C2lA М 4094012, кл. 365-226, опублик. 1978 (прототип).

960949

Составитель Л.Амусьева

Редактор П. Коссей Техред A.Áàáèíåo,, Корректор Г.Решетник

Заказ 7298/66 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, .Ж-35, Рауыская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4