Многоканальное устройство связи для вычислительной системы

Многоканальное устройство связи для вычислительной системы

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (63) Дополнительное к авт. свид-ву (22) Заявлено 05.12.80(2!) 3246521/18-24 )51) М.Кд з с присоединением заявки ¹

G 06 F 3/04

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет (53) УДК 68l 325 (088. 8) Опублмковано зор982.Бюллетень ¹ 36

Дата опубликования описания 30.09.82 (72) Автор: изобретения

A.È.Ìèøèí (71) Заявитель

Институт математики Сибирского отде (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО СВЯЗИ

ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Устройство относится к вычисли тельной технике и может быть использовано для связи нескольких вычислительных машин, образующих систему кольцевой структуры.

Известно устройство связи, ссдержащее элементы И, ИЛИ, формирОватели импульсов, триггер и регистр и выполняющее функции сопряжения ЦВМ с внешними устройствами, например, с другими ЦВМ fl ).

Недостатком указанного устройства является низкое быстродействие, обус-. ловленное тем, что переключение триггеров осуществляется посредством формирователя, длительность импульса которого должна выбираться, .сходя из худших сочетаний параметров элементов и паразитных задержек.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является устройство связи для вычислительной системы, содержащей два элемента ЗАПРЕТ, два триггера, два регистра, два элемен- та И и два элемента ИЛИ (2 ). . Недостатком известного устройства является низкое быстродействие, обусловленное тем, что ограничения на длительность сигналов установки триггеров в единичное и нулевое состояния должны выполняться для худших сочетаний параметров элементов и паразитных задержек.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в многоканальное устройство связи для вычислительной системы, содержащее в каждом канале два подканала, каждый из которых содержит триггер, элемент ЗАПРЕТ, регистр, два элемента И, два элемента ИЛИ, причем выход элемента ЗАПРЕТ подканала соединен с первым входом первого элемента И подканала и с первым управляющим входом регистра подканала, выход первого элемента И подканала соединен с единичным входом триггера подканала, первый режимный вход подканала и выход второго элемента И подканала соединены с входами первого элемента ИЛИ подканала, второй режимный вход подканала соединен с первым входом второго элемента И подканала, прямой выход триггера одного подканала соединен с вторым входом второго элемента И другого подканала, выход регистра первого

962898 подканала соединен с первым инфор- мационным входом регистра второго подканала, прямой выход триггера подканала соединен с управляющим выходом подканала, установочный .вход( подканала соединен с первым входом 5 второго элемента ИЛИ подканала, вы(ход регистра подканала соединен с информационным выходом подканала, вторые информационный и управляющий входы регистра второго подканала .О соединены соответственно с кодовым входом и входом разрешения приема канала, выход первого элемента ИЛИ второго подканала соединен с информационным входом элемента ЗАПРЕТ второ- 5 го поцканала канала, прямой, выход триггера второго подканала канала соединен с информационным входом элемента ЗАПРЕТ первого подканала последующего канала, выход регист- 20 ра второго подканала канала соединен с информационным входом регистра

Ф первого подканала последующего канала, в каждый подканал введены третий, четвертый элементы И, третий 25 элемент ИЛИ и блок формирования признака состояния, причем выход триггера подканала соединен с первыми входами третьего элемента И подканала и третьего элемента ИЛИ 3() подканала, выход четвертого элемента И подканала соединен с вторыми входами второго и третьего элемен1 тон ИЛИ подканала, выход второго элемента ИЛИ подканала соединен с вторым входом третьего элемента И подканала, выход третьего элемента И подканала соединен с нулевым входом триггера подканала, установочный вход подканала соединен .с третьим: входом третьего элемента ИЛИ подкана-. ла, выход третьего элемента ИЛИ подканала соединен, с управляющим входом элемента ЗАПРЕТ подканала, первый и второй выходы блока формирования признака состояния подканала соединены 45 соответственно с вторым входом первого элемента И подканала и.с первым входом четвертого элемента И подканала, вход блоха формирования признака состояния подканала соединен с $p выходом регистра подканала, выход первого элемента ИЛИ первого подк;-:,.нала соединен с вторым входом чет-. вертого элемента И первого подканала и с вторым управляющим входом регист- gg ра первого подканала, второй вход четвертого элемента И второго подканала канала и третий управляющий вход регистра второго подканала канала соединены с прямым выходом триггера первого подканала следующего канала.

На чертеже представлена структур. ная схема устройства.

Устройство содержит в каждом кайале элементы ЗАПРЕТ 1 и 2, элементы И 310, элементы ИЛИ 11-16, блоки 17 65

4 и 18 формирования признака состояния, триггеры 19 и 20, регистры 21 и 22, информационный вход 23 элемента

ЗАПРЕТ первого.подканала, первый режимный вход 24 первого подканала, установочный вход 25 первого подканала; первый режимный вход 26 второго подканала, установочный вход

27 второго подканала, третий управляющий вход 28 регистра второго подканала, выход 29 триггера первого подканала, управляющий выход 30 пер-, вого подканала, выход 31 триггера второго подканала, управляющий выход 32. второго подканала, второй ре.жимный вход 33, первого подканала, второй режимный вход 34 второго подканала, вход 35 разрешения приема канала, информационный вход 36 ре гистра первого подканала, информационный вход 37 канала, информаци онный выход 38 первого подканала, информационный выход 39 второго подканала, информационный выход 40 регистра второго подканала, на чертеже показаны каналы 41-43 устройства, первый

44 и второй 45 подканалы соответственно, UBN 46, первый 47 и 48 и второй 49 и 50 выходы блоков Формирования признака состояния первого и второго подканалов соответственно.

Каждый из блоков 17 и 18 реализу,ет следующие Функции: п

z„=/\ (a; 4 ь„)

1=1 (1)

2 = Л (2)

1=1

1 где Z и Z< . — выходные двоичные переменные соответственно на первом (47 и 49) и втором (48 и

50) выходах блоков 17 и 18;. а . и Ь - входные двоичные пере1 менные; .- разрядность слова.

Значения сигналов а„ и Ъ „ исполь зуются следующим образом. .Если а.=. 1 и Ь =О, то это означа1 1 У ет, что 1-й элемент памяти (1 = 1, n) регистра 21 (22) находится в состоя-, нии 1, а если а„= 0; Ъ; =1, то

i-й элемент памяти йаходится в состоянии О . При значениях сигналов а = О. b =0 i-й элемент памяти нахо1 i дится в.исходном состоянии. Установка элементов памяти. регистра 21 в исходное состояние осуществляется выходным сигналом элемента ИЛИ 12, а установка регистра 22 в исходное состояние осуществляется по входу

28. Из выражений (1) и (2) следует, что если. регистр находится в исходном состоянии, то Z1=0; Z>=1, а если в регистр записана йнформации, то

Е1= 1 и 21=0.

962898

Устройство работает следующим об разом.

Передача информации. ЦВМ 46 является передающей. На вход 34 ЦВМ выдает сигнал О, на вход 26 сигнал 1, а по входу 35 устанавливает регистр 22 на приемп,. информации с информационного входа

37. Перед началом работы триггеры

19 и 20 всех устройств связи устанавливаются в нулевое состояние сигналами по входу 25 и 27. На выходе элемента ЗАПРЕТ 2 после подачи сигнала 1 на вход 26 устанавливается сигнал 1, под действием которого осуществляется запись информации в регистр 22. После приема информации в регистр 22 на выходах

49 и 50 блока 18 устанавливаются соответственно сигналы 1 и 0

Ф а триггер 20 переключается в состояние 1 выходным сигналом элемента И 6. Сигнал 1 с выхода триггера 20 поступает.на выход 32 и ЦВМ

46 устанавливает сигнал О на входе 26. Кроме того, сигнал 1 с выхода 31 поступает на вход 23 канала 43 и, если триггер 19 этого канала находится в состояние О, то этот канад выходит на прием информации. После записи информации в регистр 21 канал 43 выдает на уп равляющий вход 28 сигнал 1, под действием которого осуществляется установка эЛементов памяти регистра 22 в исходное состояйие. На выходах 49 и 50 блока 1.8 устанавливаются соответственно сигналы 0 и 1, и сигнал 1 с входа 28 проходит на выход элемента И 8 и далее на выход элемента И 7.и переключает триггер 20 в состояние 0 .

После установки триггера 20 в О блокируется прохождение сигнала 1 на нулевой вход этого триггера. На выходе 32 устанавливается сигнал 0 для ЦВМ 46 и воэможности передачи в регистр 22 очередного слова. По сигналу 0 на входе 32 ЦВМ 46 выдает на вход

26 сигнал 1, а на вход 37 — очередное слово, которое будет записано в регистр 22 тогда, когда на входе 28 установится сигнал О . Пока на входе 28 имеется сигнал 1, запрещается прохождение сигнала 1 с. входа 26 на выход элемента ЗАПРЕТ

2, так как сигнал 1 с входа 28 поступает через элементы И 8.и

ИЛИ 15 на управляющий вход элемента

ЗАПРЕТ 2. По сигналу О на входе осуществляется прием очередного слова в регистр 22, после чего блок 18 разрешает пройождение сигнала 1 с выхода элемента запрета 2 на выход элемента И 6 и триггер 20 устанавливается в состояние 1, . После переключения триггера 20 в 1 блокируется прохождение сигнала 1 на единичный вход этого триггера.;

ПРием информации По сигналу с выхода элемента ЗАПРЕТ 1, появляющемуся при подаче на вход 23 сигнала 1 (предполагается, что триг- гер 19 находится в состоянии О, а на выходе элемента И 5 и на входе

10 25 имеются сигналы "О ) осуществляется прием информации в регистр

21. После записи информации в регистр

21 блок 17 вырабатывает на выходах

47 и 48 сигналы 1 и О, и сиг1$ нал 1 с выхода элемента ЗАПРЕТ 1 проходит через элемент И 3 на единичный вход триггера 19. Сигнал . 1 с выхода триггера 19 поступает на вход

30.и запускает ЦВМ 46 на прием ин-.

20 формации по выходу 38 регистра 2Ъ.

Кроме того, сигнал 1 с выхода

29 поступает на вход 28 соседнего. канала 42 и: устанавливает регистр 22 в исходное состояние. Сигнал 1

25 .с выхода триггера 19 поступает также на управляющий вход элемента

ЗАПРЕТ, в результате чего блокируется прохождение сигнала 1 на единичный вход триггера 19. Один из

jg разрядов информационного слова (управляющий разряд) служит для задания режима работы канала устройства. Если значение этого разряда рав.но 1, то канал; после приема информаЗ$ ции в регистр 21 переключается на ретрансляцию информации. Для этогб на вход 34 подается сигнал 1, а на вход 26 — сигнал 0, причем регистр 22 по входу 35 устанавли4О вается на прием информации с выхода регистра 21.

Если значение управляющего раэря да равно О, то и на вход 34 выдает $ ся сигнал . 0, а регистр 22 устанавливается на прием информации по входу 37. Пусть значение управляющего разряда равно О, тогда после переключения триггера 19 в состояние 1,сигналом по входу 23 и приема информации в регистр 21 осуществляется запись содержимого регистра 21 в ЦВМ 46, которая после приема информации выдает сигнал 1 на вход 24, под действием которого регистр 21 устанавливается в исходное состояние, и на выходах 47 и 48 блока 17 устанавливаются сигналы 0 и 1, в результате чего сигнал 1 с входа 24 проходит через элементы И 5, 6О ИЛИ 14,и. И 4 на нулевой вход триггера 19 и переключает его в состояние 0 . По сигналу О" на выходе 30 ЦВМ 46 устанавливает сигнал 0 на входе 24 и тем самым

6$ разрешает прием очередного слова в ра 20 в состояние 1, аналогично описанному в режиме передачи информации.

Прием информации ЦВМ 46 осуществляется по сигналу 1 на выходе 30, появляющемуся после приема информации в регистр 21 и установки триггера 19 в состояние 1, аналогично описанному в режиме приема информации.

Таким образом, изобретение позволяет осуществлять обмен информацией . между несколькими вычислительными машинами в асинхронном режиме, обеспечивая параллельный обмен информацией по схеме каждый канал — своему соседнему каналу . При этом быстродействие каждого канала и устройства в целом максимально, так как длительность каждого сигнала (информационного и управляющего) определяется не наихудшими сочетаниями параметров элементов и паразитных задержек, а естественными задержками составляющих его элементов.

Формула изобретения

Многоканальное устройство связи для вычислительной системы, содержащее в каждом канале два подканала, ЗО каждый из которых содержит триггер, элемент ЗАПРЕТ, регистр,два элемента

И,два элемента ИЛИ,причем выход элемента ЗАПРЕТ подканала соединен с первым входом первого элемента И подЗ5 канала и с первым управляющим входом регистра подканала,выход первого элемента И подканала соединен с единичным входом триггера подканала,первый режимный вход подканала и выход вто40 рого элемента И подканала соединены с входами первого элемента ИЛИ подканала, второй режимный вход подканала соединен с первым входом второго .элемента И .подканала, прямой вы45 ход триггера одного подканала соединен с вторым входом второго элемента И друГого подканала, выход регистра первого подканала соединен с первым информационным входом ре50 гистра второго подканала, прямой выход триггера подканала соединен с управляющим выходом подканала, установочный вход подканала соединен с первым входом второго элемента ИЛИ

55 подканала, выход регистра подканала соединен с информационным выходом подканала, вторые информационный и управляющий входы регистра второго подканала соединены соответственно ..с кодовым входЬм и входом разрешения приема канала, выход первого элемента ИЛИ второго подканала соединен с

7 962898

У регистр 21, а также переключение триггера 19 в состояние 1 .

Ретрансляция информации. ЦВМ 46 на вход 26 выдает сигнал О,, а регистр 22 по входу 35 устанавливает на прием информации с выхода 5 регистра 21. Если значение управляющего разряда равно 1, т.е. в этом режиме работы ЦВМ 46 является транзитной по передаче информации, то после приема информации в регистр iÎ

21 и переключения триггера 19 в состояние 1 сигналом по входу 23 на вход 34 подается сигнал 1 . В результате чего сигнал 1 с выхода триггера 19 проходит на выход элемента ЗАПРЕТ 2 и тем самым осуществляется прием информации в регистр 22, а затем и установка триггера 20 в состояние 1 . После приема информации в регистр 22 зна- 20 чение управляющего разряда подается на вход 33 и сигнал 1 с выхода триггера 20 проходит через элемент

И 10 и ИЛИ 12 на вход установки регистра 21 и устанавливает его в ис- 25 ходное состояние. На выходах 47 и 48 блока 17 устанавливаются сигналы О и 1 и сигнал 1 с выхода элемента ИЛИ 12 проходит на выход элемента И 5 и далее через элементы ИЛИ.14 и И 4 на нулевой вход триггера 19. Кроме того, сигнал 1 с выхода триггера 20 поступает на вход 23 соседнего канала 43, и если его триггер 19 находится в нулевом состоянии, то этот канал выходит на прием информации. Осуществив прием информации, канал 43 на вход 28 подает сигнал 1 . под действием которого регистр 22 устанавливается в исходное состояние, а триггер 20 — в состояние 0 . Это приьодит к тому, что на выходе элемен та И 5 устанавливается сигнал 0 и тем самым разрешается прием очередного. слова в регистр 21 и установка триггера 19:в состояние 1 .

Прием и передача информации. С помощью этого режима работы осуществляется параллельный обмен информацией между соседними каналами. ЦВМ 46 принимает информацию в регистр 21, поступающий по информационному входу

36 с информационного выхода 40 соседнего канала 42, передает информацию с регистра 22, поступающую в него по входу 37 (при передаче информации из вычислительной Машины). Для задания этого режима ЦВМ 46 на входы 33 и 34 выдает сигнал 0, а регистр 22 по входу 35 устанавливает на прием информации по входу 37.

Передача информации осуществляется по сигналу 1 на выходе 31, появляющемуся после записи информации в регистр 22 и установки тригге. информационным входом элемента ЗАПРЕТ второго подканала канала, прямой выход триггера второго подканала сое 5 динен с информационным входом эле962898

ВНИИПИ Заказ 7512/67 Тираж 731 Подписное.

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 мента ЗАПРЕТ первого подканала последующего канала, выход регистра второго подканала канала соединен с инфсрмационным входом регистра первого подканала последующего канала, о т л и ч а ю щ е е с.я тем, что, с целью повышений быстродействия, в каждый подканал канала введены третий, четвертый элементы И, третий элемент ИЛИ и блок формирования . признака состояния, причем выход триггера подканала соединен с первы ми входами третьего элемента И подканала.и третьего элемента ИЛИ подканала, выход четвертого элемента И подканала соединен с вторыми входа- !5 ми второго и третьего элементов ИЛИ подканала, выход второго элемента

ИЛИ подканала соединен с вторым входом третьего элемента И подканала, выход третьего элемента И подканала 2П соединен с нулевым входом триггера подканала, установочный вход под.канала соединен с третьим входом третьего элемента ИЛИ подканала, выход третьего элемента ИЛИ подкана- 25 ла соединен с управляющим входом элемента ЗАПРЕТ подканала, первый и второй, выХоды блока формирования признака состояния подканала соединены соответственно с втррым входом первого элемента И подканала и с первым входом четвертого элемента И подканала, вход блока. формирования признака состояния подканала соединен с выходом регистра подканала, выход первого элемента ИЛИ первого подканала соединен с вторыч входом . четвертого элемента И первого подканала и с вторым управляющим входом регистра первого подканала, второй вход четвертого элемента И вторбго подканала и третий управляющий вход регистра второго подканала канала соединены с прямым выходомтриггера первого пбдканала последующего канала.

Источники информации, принятые во внимание при экспертизе

1.. Авторское свидетельство СССР

Р 613317, кл. G 06 F 3/04, 1978. .2; Авторское свидетельство СССР

Р 742920, кл. G 06 F 3/04, 1980 (прототип).