Преобразователь целых комплексных чисел в двоичный код
Патент 962914
Авторы
Классы МПК
Преобразователь целых комплексных чисел в двоичный код
Иллюстрации
Реферат
Союз Советскик
Социалистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ о»962914 (61) Дополнительное к авт. свид-ву (22) Заявлено 0112.80 (21) 3212426/18-24 р М g< з с присоединением заявки ¹G 06 F 5702
Государствеииый комитет
СССР ио делам изобретеиий и открытий (23) Приоритет
Опубликовано 30.0982. Бюллетень ¹ 36 (53) УДК 681. 325 (088. 8) Дата опубликования описания 30.09.82
1 ( (?2) Авторы изобретения
Н.И.ЦУпРев и Л.y„.TÐóáèöûí
Минский радиотехнический институт (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ЦЕЛЫХ КОМПЛЕКСНЫХ
ЧИСЕЛ В ДВОИЧНЫЙ КОД
Изобретение относится к цифровой вычислительной технике и может быть использовано в вычислительных машинах и системах дпя выполнения операцйй над комплексными числами.
Известно устройство для перевода целых комплексных чисел в двоичный код, содержащее блок памяти для хранения двоичных кодов действительной и мнимой частей комплексного числа, блок арифметических операций Е13.
Недостаток известного устройства состоит в относительно большом объеме аппаратуры и сравнительно низком быстродействии.
Наиболее близким к предлагаемому является устройство перевода целых комплексных чисел в двоичный код, состоящее из двух приемных регистров для и-разрядных двоичных кодов действительной и мнимой частей, двух сумматоров для формирования действи.— тельной и мнимой частей i-го частного, двух сдвигающих регистров, осуществляющих деление на два, суммато. ра для получения модуля суммы действительной и мнимой, частей i-го частного, сдвигающего регистра для получе*ия остатка Е. от деления на два
1 содержимого сумматора, я вляющегося очередным разрядом получаемого комплексного числа, блока инверторов для, получения обратного кода мнимой части !
-го частного, входного регистра и блока управления (2).
Длительность процедуры преобразования в известном устройстве равна
10 сР„Т и, (i) где Тт - длительность одного такта процедуры перевода; и - количество тактов процедуры перевода (т.е. количество разрядов комплексного числа).
Причем основное время каждого такта расходуется главным образом на суммирование, так как время суммирования, связанное с длительным процессом выработки и распространения переноса в сумматорах, значительно превосходит время выполнения остальных операций (сдвиг, инвертирование и т.д.). Следовательно приближенно
Т и, 1 (2) ,где Т;- — длительность процедуры сло1 жения на двоичном сумматоЗо,96 2914
Основной недостаток известного устройстра состоит в низкой скорости его работы.
Цель изобретения - повышение скорости перевода целых комплексных чисел s единый двоичный код. 5
Поставленная цель достигается тем, что в преобразователь целых комплексных чисел в двоичный код, содержащий регистры мнимой и действительной части, выходной регистр и распределитель10 .импульсов, введены четыре регистра, четырнадцать групп элементов И, первая и вторая группы элементов ЙЛИ, первый и второй сумматоры с основанием р=-1+j, причем прямые выходы 15
i-x разрядов регистра действительной часги t I =4k, k=1-)-(), где и — числе
I разрядов входного кода, соединены с лервыйн входами 2i-х элементов И первой группы, прямые выходы (1+1)-õ разрядов регистра действительной части подключены к первым входам -2(1+1)-х и 2(i+1)+1-х элементов И первой группы, прямые выходы (1+2)-х разрядов регистра действительной части соединены с первыми входами (2i+4)-õ элементов И второй группы, прямые выходы (1+3)-х разрядов регистра действительной части соединены с входами (21+6)-х и (2i+7)-х элементов И второй группы, О пряьие выходы i-х разрядов регистра мнимой части соединены с первыми входами 2i-х и (2i+1)-х элементов И третьей группы, прямые выходы (i+3)-х разрядов регистра мнимой части соеди-35 нены с первыми входами (21+б)-х элементов И третьей группы, прямые выходы (1+1)-х разрядов регистра мни- мой части соединены с входами (2i+
+2)-х элементов И четвертой группы, ф) прямые выходы (i+2)-х разрядов регистра мнимой части соединены с пер-. выми входами (2i+4)-х и (2i+5)-õ элементов И четвертой группы, первые входы остальных элементов И первой, щ второй, третьей и четвертой групп соединены с входом логического нуля преобразователя, первый выход распределителя импульсов соединен с вторыми входами всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго, третьего и четвертого регистров соответственно, пря1ые и инверсные выходы разрядов первого регистра соединены. с первыми входами элементов И пятой и шестой групп соответственно, пряьые и инверсные выходы разрядов второго регистра соединены с первыми входами элементов И седьмой и восьмой60 групп соответственно, прямоте и инверсные выходы разрядов третьего регистра соединены с первыми входами элементов И девятой и десятой групп соответственно, пряьые и инверсные 65 выходы четвертого регистра соединены с первыми входамн элементов И одиннадцатой и двенадцатой групп соответственно, вторые нхлды элементов И пятой, шестой, седьмой, восьмой, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами раслределителя импульсов, первый выход к1торого соединен с первыми входами 3-х (9=3m; m-=
1п+8
- ) †() и (1+1) -х элементов ИЛИ
33( первой и второй групп, первые входы остальных элементов ИЛИ первой и второй групп соединены с входом логического нуля лреобразователяавторые, третьи, четвертые и пятые входы элементов ИЛИ второй группы соединены соответственно с выходами элементов И девятой, десятой, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ,первой и второй групп соединены с счетными входами первого н второго сумматоров с основанием (р
-1+j) соответственно, выходы кото-. рых соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым н одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые
sxo элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, сед мой, восьмой и четырнадцатой групп.
Кроме того сумматор с основанием р=-1+j состоит из идентичных разрядов, каждый из которых содержит трехвходовой элемент ИЛИ, триггер, дифференцирующий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых являются первым и вторым выходами перекоса разряда сумматора с основанием p---1+j информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход триггера является разрядным выходом сумматора с основанием (-1+j) и соединен с входом дифференцирующего элемента, выход которого через формирователь имлульсов соединен с входом первого элемента задержки.
На фиг.1 представлена функциональная схема преобразователя целых комплексных чисел в двоичный код; на фиг.2 - блок-схема распределителя импульсов; на фиг.3 — приведена блоксхема одного разряда сумматора с основанием рис-1+).
962914
У5
У5 (задержанный) У1
У2
У2 (задержанный) уЗ
УЗ (задержанный) у4
У4 (задержанный ) Таблица 1
000000001
000001000
+16
001000000
+32
+64
+128
010000000
100000000
+256
Преобразователь целых комплексных чисел в двоичный код содержит (фиг.1) регистры 1 и 2 для действительной и мнимой частей, группы элементов И
3-6, регистры 7-10, группы 11-18 элементов И, группы 19-20 элементов ИЛИ, сумматоры 21-22 с основанием р=-1+1, группы 23-24 элементов И, выходной регистр 25, распределитель 26 импульсов.
Все необходимые управляющие сигналы вырабатываются распределителем импульсов, содержащим (фиг.2) триггер
27 операции, триггер 28 знака действительной части, триггер 29 знака мнимой части комплексного числа, формирователь 30 импульсов, элементы И
31-34, элементы задержки 35-41.
Нйже представлено соответствие номеров выходов распределителя имйульсов управляющим сигналам.
Управляющие сигналы выходов
10 Уб
11 У7
Разряд сумматора (i è) в системе . счисления с основанием р=-1+J состоит (см. фиг. 3) из трехвходового элемента ИЛИ 42, выход которого соединен с счетным входом триггера 43 н схемы формирования переноса, в . состав которой входят элемент 44 дифференцирования, состоящий из конден-!
5 сатора, резистора и диода, Формирователя 45 импульса и элементы 46-47 задержки. Шестивходовой элемент ИЛИ группы 19 является расширителем по входу сумматора. Через него на i-й вход сумматора последовательно поступают i-.е разряды слагаемых.
Метод, положеййЫй в основу работы устройства перевода целых комплексных чисел в единый двоичный код,состоит в раздельном преобразовании действительной и мнимой частей и последующем сложении полученных кодов по правилам сложения в системе счисления с основанием р=-1+J.
Построим таблицы соответствия между положительными степенями числа 2 действительной и мнимой частей с учетом знаков при них и их кодами в едином двоичном коде.
Пусть а — действительная часть, в — мнимая часть.
О О О О О О 00000000001
О О О О О О 00000001100
О О О О О О .00111010000
О, О О О О О 00111000000
О 0,0 О О О 00100000000
О О О О О 1 10000000000
1 1 1 О 1 О 00000000000
1 1 1 О О О 00000000000
1 О О О О О 00000000000
962914
ОООООО11
-в
-зг
-64
ООООО ооо.оо
-128
-256
111
+32
+64
+128
+256
ОООООООО1 — ООООООО1О
ОООООО1ОΠ— ооооо1ооо
ОООО1ОООО
ООО1ООООО
ОО1ОООООΠ— О1ООООООО
1оооооооо
000000001
ОО1ОООООО о ооооооо
1ОООООООО
Г а б л и ц а 2
О О О О О О О О О О еООООС11
О О О О О О О О О О ОООООО1ОООО
ООО11ОООООО
1О1ОООООООО
О 1 1 1ОООООООООО
1 О
1 1 O O O OOOOOOOOeOO
Таблица.3
О О О О О О О ООООООООО11
О О О О О О О 00001110100
ОООО111ОООО
О О О О О О О ОООО1ОООООО
О О О О О О О 011ОООООООО
О 1 1 1 O 1OOOOOOOOOO
1 1 1
1О
1 1 O O O O O OOOOOOOOOOO.9629.14
Таблица 4 в = -(2 ) ЕДК
18. 17. 16. 15. 14. 13. 12 ° 11. 10.98. 76. 54. 32. 10
876543210
000000001
О О О О О О О О 00000000111
О О О О О О О О 00000000100
000000010
О О 0 О О О О О 00000110000
000000100
0 О О О О О О О 11101000000
000001000
О О 0 О О .О О О 11100000000
000010000
»»16
10000ООО00О
000100000
О О 0 О О 1 1 О 00000000000 64
001000000"
-128
010000000
1 1 1 О 1 О О О 00000000000
1 1 1 О О О О О 00000000000
-256
Для, формирования кода "A" действи- ванию p=-1+) сформируем два операнда тЕльной части с знаком (+) по осно- А1 и А2 следующим,образом
А1 (табл.1)
В разрядов 161Ы4Л3121110090503060504038202.00 мООООммОмООООммОм
Разряды действительной части с номерами Чс(k 0,1,...) переписываются в разряды операнда А1-с номерами n
=2t< разряды действительной части с номерами t4k+1 (k=0,1,2,...) перепи- $© сываются в разряды операнда А1 а номерами п 2i и п 2i+1. Остальные разA2 .
9 разрядов А2 201%18Л71615Л4Л312Л1100%060706Я5040302ОЫО мОО ООмиОмООООммОмО разряды операнда А2 заполняются нУлями °
Для того, чтобы получить код "А действительной части комплексного числа по основанию р=-1+) со знаком (+) необходимо операнд А2 вычесть по правилам вычитания в системе счислеРазряды действительной части с номерами i%k+2(k 0,1,...) переписыва« .Ются в разряды операнда А2 с номерами п 2t, разряды действительной части с номерами i 4k+3(k О, 1,2,...) пе,реписываютая в разряды операнда А2 с номерами п21 и n 2t+1. Остальные 4$ ряды операнда Ai заполняют йулями °
Операнд А2 формируешься из оставшихся разрядов действительной части,но коды степеней, соответствующих данным разрядам, берутся со знаком (-) (табл.2) .. 962914
12.
A = A1 — (" A2) В1 (табл ° 3) 9 разрядов В1 1716.1514Л312Л1Л09З76543,2ЛЯ. х н О и О О О О кхон000000 сываются в разряды операнда В1 с но20 мерами m 2i.
Остальные разряды операнда В1 за- ° полняются нулями. (табл. 4) 82
Ф разрядов В2 171615143.312И-109876 Ь4Д2ДЯ.
О 00 Оикомо 00 ОяяО но О
Разряды мнимой части с номеров
i 4k+1(k=0,1,2... ) переписываются
s.ðàýpÿäû операнда В2 с номерами m
21, разряды мнимой части с номерами i=М+2(1с=о, 1,2,...) переписывают-, ся в разряды операнда В2 с номерами
m 2i и m=2i+1.
Для получения кода "В" мнимой части необходимо из операнда В1 вы.честь операнд В2, если знак мнимой части (+), или "иэ операнда В2 вычесгь операнд В1, если .знак мнимой части(-).46
Для получения кода по основанию р-1+) необходимо сложить полученные коды действительной и мнимой частей по правилам сложения в данной системе счисления., 45
Пример. Ф разрядов 543220.. 5.43.2,10, X-=-110101+q100111
А1=110100000001
А2 10000
С учетом знака (-) при. действитель-,Щ ной части Х "à" A=A2-A1=1000111001101
В1
В2 — 10000110100
7оооо7ТоТоо i.11Î1
11101
1110111101  — 111010001000111
A1 — 110100000001
H0I0000O001
11101 11101
11101
11101
А2
111 ... 111 111 110
011 ... 011 011 011
1ООО1ОООО11О1
1100
000 ... 000 011 101
А-1000111001101 ния с основанием р=-1+j иэ операнда А1.
При этом происходит следующее
Но,так как знак (-) при А2 является его составной частью, т.е. непосредственно входит в его состав (габл.2) из учета условий формирования, то знаки (-) взаимно уничтожатся в процессе вычитания. В результаРазряды мнимой части с номерами
) 41<(k 0,1,2,...) переписываются в разряды операнда В1 с номерами m 2i и n2i+1, разряды мнимой части с номерами t=4k+3{k0,1,2,...) перепи те мы получаем код "A" действительной части с0 знаком (+).
Для формирования кода "А" действительной части сс знаком (-) необходимо (табл.1 и 2) иэ операнда А2 вычесть операнд А1. При этом А=(-A2) (+A1).
Аналогичные рассуждения проводятся при формировании кода "В" мнимой части по основанию р=-1+J с учетом знака при ней.-Формируются операнды
В1 и В2.
В1=11
В2=10000110100
С учетом знака (+) при мнимой части X "в" В=В1-82=111010001000111
X=A+B- =111010010101010110
В предлагаемом устройстве операция вычитании заменена операцией сложения. При этом код вычитаемого разбивается на триады, старшую триаду при необходимости дополняют нулями. Количество нулей может быть произвольным, но при этом суммарная разрядность кода вычитаемого должны быть кратной трем. Разряды вновь полученного кода вычитаемого инвертируются и к этому коду прибавляется код коррекции
H=...111010010101010110
П ри ме р.Пусть Х=ООО...ООО 000 001
Х = 111 ... 111 111 110,962914
i nv Х = 11101
00001
11101
00000
+)пч Х
Преобразователь работает следующим образом.
Двоичные коды действительной и мнимой частей (беэ знаковых разрядов) 3Q принимаются. в регистры 1 и 2 соответ° ственно. Знаковые разряды действительной и мнимой частей принимаются в триггеры 28 и 29 распределителя импульсов соответственно. Триггер 27 операции устанавливается в единичное состояние. В момент его перехода из нулевого состояния в единичное формирователем 30 вырабатывается сигнал
У1, по которому соответствующие алгоритму разряды действительной и мнимой частеи передаются в регистры 7-10.
По сигналу У1 в сумматорах 21 и 22 через элементы ИЛИ групп 19 и 20 заносятся коды ... 011011011.
Сигнал У1 через элемент 35 задержки распределителя импульсов поступает на вторые входы элементов И 31-34. . В зависимости от состояния триггеров
28 и 29 знаков действительной и мнимой частей распределителем импульсов 3© вырабатываются две пары управляющих сигналов:
1) У2 и У2 (задержанный) или УЗ и
УЗ (задержанный), 2) У4 и у4 (задержанный) или У5 и 35
У5 (задержанный).
Go сигналу У2 (выход 2 распределителя импульсов) содержимое регистра 7 подается прямым кодом на сумматор 21, по сигналу У2 (задержанному) содержи-,щ мое регистра 8 подается обратным кодом на сумматор 21 (знак действительной части при этом положитель-. ный). Если знак действительной части отрицательный, то вырабатываются сиг- 4 налы УЗ и УЗ (задержанный) . По сигналу УЗ содержимое регистра 7 подается обратным кодом на сумматор 21, по сигналу УЗ (задержанному ) содержимое регистра 8 подается прямым кодом на сумматор 21. Таким образом, на сумматоре 21 в системе счисления с основанием р=-1+j формируется код действительной части комплексного числа с учетом знака.
Одновременно, если знак мнимой ™ части положительный,.вырабатываются ,сигналы У4 и У4 (задержанный) по сиг- налу У4 содержимое регистра 9 подается прямым кодом на сумматор 22. По сигналу У4 (задержанному) содержимое 60 регистра 10 подается обратным кодом на сумматор 22. Если знак мнимой части комплексного числа отрицательный, то вырабатываются сигналы У5 и У5 (задержанный). По сигна- 65 лу У5 содержимое регистра 9 подается обратным кодом на сумматор 22, по сигналу У5 (задержанному) содержимое регистра 10 подается пряьым кодом на сумматор 22.
Таким образом, на сумматоре 22 формируется код мнимой части комплексного числа с учетом знака.
По сигналу Уб содержимое сумматора 22 передается на сумматор 21, т.е. происходит сложение кодов действительной и мнимой частей комплексного числа в системе счисления с основанием р=-1+j. По сигналу У7 сформированный единый двоичный код передается из сумматора 21 выходной регистр.
Принцип выполнения операции сложения ь системе счисления с основанием р=-1+J, положенный в основу работы сумматоров 21 и 22 изложен в E2} и иллюстрируется табл. поразрядного сложения
A+ В
0
1 1 1100
Из табл. видно, что суммирование в данной системе счисления отличается от суммирования обычных двоичных чисел только для случая, когда 1-е разряды слагаемых равны "1". В этом случае возникает перенос в соседние
i+2 и i+3 разряды.
Пример 1.
11
11
00 - сумма по модулю два
+ 110 0 — перенос из нулевого разряда
110 0 — перенос иэ первого разряда
101 00 — сумма по модулю
+ два
-1100 - перенос из тре" — тьего разряда
1110100 — сумма
Т.е. в k-й разряд, в данном случае в 3-и разряд может придти сразу две единицы переноса. Принцип построения сумматора в системе счисления с основанием р=-1+j состоит в следу" ющем: а) слагаемые подаются последовательно, б) в качестве накапливающей части используются триггеры, в) производится поразрядное сложение по модулю 2, г) переносы формируются
15.962914
- 3Т-, 101.1
1011
+ ,101100
1011000
1110100
1000
1100
1100
Формула изобретения
+ I
1000.
111010010100 одновременно из всех разрядов сумматора д) сначала в сумме учитывается 0100 составляющая переноса, затем1000.
Пример 2.
Такой принцип. предложен для того, 3g .чтобы исключить возможность возникновения,переноса в переносе в 1-м разряде, что соответственно усложняло бы схему сумматора.
На примере видно, что s данной системе счисления возвюжно аддитивное переполнение. Максимальное число разрядов, на которое может увеличиться разрядность суммы равно 8. Поэтому разрядность сумматоров равна. n+8. максимальное время сложения на сумматоре (из временной диагравам, фиг.4) равно
Т4Ти(п+8) 4Тип, где Ти - длительность импульса. 4
Иаксималъное время работы обычного двоичного сумматора, построенного по аналогичному принципу равно
Т=2Ти н Оценим быстродействие предлагаемого устройства перевода целых комплексных чисел в единый двоичный код.
Основное время затрачивается на выполнение операций сложения. Коды . действительной и мнимой частей форми- рувтся параллельно.
«гт д м где t> - время перевода действительной части; 66 время перевода мнимой части;
t — время суммирования на сум-, маторе в системе счисления с основанием р=-1+j . ф3
Еще о1дна операция сложения необходима для получения единого двоичного кода комплексного числа. Тогда где t p> — время перевода.
Так как быстродействие двоичного сумматора в 2 раза больше быстродействия сумматора в системе счисления с основанием р=-1+j то формула (3) будет выглядеть следующим образом ср -6 ° Т„, (4) где Т ;1 — длительность процедуры сложения на двои хном сумматоре.
Сравним выражение (2) и (4) щ= — — - (раз), tpq и ° TK1, и (5)
tp 6Ъ 6
При достаточно большом и выигрыш быстродействия очевиден.
1. Преобразователь целых, комплексных чисел в двоичный код, содержащий регистры мнимой и действительной чаеэи, выходной регистр и распределитель импульсов, отличающийся тем, что, с целью повышения быстродействия, в него введены четыре ре гистра, четырнадцать групп элементов
И, первая и вторая группы элементов
ИЛИ, первый и второй сумматоры с основанием р=-1+j, причем прямоте выходЫ I-õ. разрядов регистра действительной части (i=4k, kl"Ц-(), где и число разрядов входного кода, соединены с первыми входами 2i-х элементов И первой группы, прямые выходы (i+1)-х разрядов регистра действительной части подключены к первым входам 2(1+1)-х и 2(1+1)+1-х эле. ментов И первой группы, прямые выходы (i+2)-х разрядов регистра действительной части соединены с первыми входами (2i+4)-х элементов И второй группы, прямые выходы (i+3)-х разрядов регистра деиствительной части соединены с входами (2i+6)-õ и (2i+
+7)-х элементов И второй группы, прямые выходы i-х разрядов регистра мнимой части соединены с первыми входами 2i-х и (2i+1) х элементов И третьей группы, пряьые выходы (i+3)-х разрядов регистра мнимой части соединены с первыми входами (2i+6)-х элементов И третьей группы, пряьие выходы (1+1)-х разрядов регистра мнимой части соединены с входами (2i+
+2)-х элементов И четвертой группы, прямоте выходы (i+2)-õ разрядов регистра мнимой части соединены с первыми входами (2i+4)-х и (2i+5)-z элементов И четвертой группы, первые входы остальных элементов И первой, 17
962914 второй, третьей и четвертой групп соединены с входом логического нуля преобразователя, первый выход распределителя импульсов соединен с вторыми входами всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствунхцими входами первого, второго, третьего н четвертого регистров соответственно, прямые и инверсные выходы разрядов первого регистра сое- l0 динены с первыми входами элементов И пятой и шестой групп соответственио, прямые и инверсные выходы разрядов второго регистра соединены с первыми входами элементов И седьмой и восьмой 15 групп соответственно, прямые и инверсные выходы разрядов третьего регистра соединены с первыми входами элементов И девятой и десятой групп соответственно, IIpsiMHe и инверсные 20 выходы четвертого регистра соединены с первыми входами элементов Vi один-. надцатой и двенадцатой групп соответственно, вторые входы элементов И пятой, шестой, седьмой, восьмой, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, . пятым, шестым, седьмям, восььнм и девятым выходами распределителя импульсов, первый выход которого соединен с .первыми входами 3-х В Зв; а1-) t) и П +1)-х элементов ИЛИ первой и втоРОй групп, первые вхОды Остальных 35 элементов ИЛИ первой и второй групп соединены с входом логического нуля преобразователя, вторые, третьи, четвертые и пятые входы элементов И IH второй группы соединены соответственно с выходами элементов И девятой, десятой, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ первой и второй групп соединены с счетными . входами .первого и второго сумматоров с основанием (р=-1+j) n ветственно,i5 выхощи которыМ соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым и одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, седьмой, восьмой и четырнадцатой групп.
2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что в нем сумматор с основанием р=-1+j состоит из идентичных разрядов, каждый из которых содержит трехвходовой элемент ИЛИ; триггер, дифференцирующий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых являются первым и вторым выходами переноса разряда сумматора с основанием р=-i+), информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход тиггера йвляется разрядным выходом сумматора с основанием (-1+j) и соединен с входом дифференцирующего элемента, выход которого через формироватМь импульсов соединен с входом первого элемента задержки.
Источники информации, принятые во внимание при экспертизе
1. Хмельник С.И. Позиционное кодирование комплексных чисел.-"Вопросы радиоэлектроники". Сер. ХП,вып.9, 1966.
2. Акушский И.Я., Амербаев B.Ì., Пак И.Т. Основы машинной арифметики комплексных чисел. Алма-Ата, "Наука"
1970, с.87-103 (прототип).
962914
Составитель N.Àðèàâñêèé
Редактор Ю.Середа Техред С.Мигунова
Корректор А ГРиценко
Филиал ППП "Патент", г.ужгород, ул.Проектная, 4
Закаэ 7513/6В Тираж 731 Подписное
ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий
113035, Москва, Ж-35, Раушская наб.,д.4/5