Многоканальное устройство приоритета

Многоканальное устройство приоритета

Иллюстрации

Показать все

Реферат

 

(72) Авторы изобретения

С.В.Назаров и А.И.Квасов (71) Заявитель (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА

Изобретение относится к вычислительной технике и может быть использовано для приоритетного управления обращением к блоку оперативной памяти процессоров двухпроцессорного вычислительного комплекса (ВК).

Известно многоканальное устройство приоритета, содержащее генератор импульсов и элемент И, в каждом канале — триггер памяти запроса, триггер запроса, триггер разрешения и два элемента И (1).

Однако функциональные возможности такого устройства ограничены, что обусловлено жестким назначением приоритета, сложностью исполнения, снижением надежности работы мультипроцессорной системы из-за возможного отказа одного из процессоров ВК, что может привести к нарушению доступа к оперативной памяти (ОП) процессора с более низким приоритетом.

Наиболее близким к предлагаемому является многоканальное устройство приоритета, содержащее генератор импульсов, а в каждом канале - триггер запроса, триггер разрешения,два элемента И и элемента ИЛИ (2).

Однако данное устройство и устройства подобные ему, не учитывают характеристик самих процессов, проис1о ходящих в процессорах ВК, а именно частоты обращения к отдельным блокам оперативной памяти ° Назначение приоритета часто идет произвольно хотя известно, что во многих случаях

1s процессы равноприоритетны и такое произвольное назначение приоритетов ведет к увеличению конфликтных ситуаций - обращений к одному блоку оперативной памяти одновременно двух процессоров, что ведет к снижению надежности.

Цель изобретения - повышение надежности устройства °

966698 ф. Поставленная цель достигается тем, что в многоканальное устройство приоритета, содержащее два регистра, два дешифратора, а в каждом канале два триггера и первый элемент И, причем информационные входы первого и второго регистров являются первым и вторым входами заявок устройства, выходы первого и второго регистров соединены с входами первого и второго дешифраторов, выходы первого дешифратора соединены с единичными входами первых триггеров соответствующих каналов, выходы первых триггеров всех каналов соединены с первыми входами элементов И своих каналов, введены два элемента ИЛИ, два триггера, а в каждом канале два блока элементов И, два счетчика, второй элемент И и узел приоритета, причем единичные выходы первого и второго триггеров каналов соединены с счетными входами первого и второго счетчиков своих каналов, информационные входы первого и второго счетчиков каналов соединены с выходами первого и второ"

ro блоков элементов И своих каналов ! первые входы блоков элементов И каналов соединены с выходами переполнения первого и второго счетчиков своих каналов и с входами сброса первого и второго счетчиков своих каналов, информационные выходы первого и второго счетчиков каналов соединены с вторыми входами второго и первого блоков элементов И своих каналов и с первым и вторым входами узла приоритета своего канала, тактовые входы счетчиков. каналов соединены с входом отсутствия обмена устройства и с третьими входами узлов приоритета каналов, первый вход второго элемента И каждого канала соединен с единичным выходом триггера своего канала, вторые входы первого и второго элементов И каналов соединены соответственно с первым и вторым выходами узла приоритета своего канала, нулевые выходы первого и второго триггеров каналов соединены соответственно с четвертым и пятым входами узла приоритета своего канала, выходы первых элементов И каналов соединены с входами первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера, выход которого является первым информационным выходом устройства, выходы вторых элементов И каналов. соединены с входами второго элемента ИЛИ, На фиг. 1 йриведена структурная схема устройства; на фиг; 2 - структурная схема узла приоритета.

Многоканальное устройство приоритета (фиг. 1) содержит регистры

1, 12, дешифраторы 2 и 2, каналы

З„и Зь1, триггеры 4< и 42 каналов, счетчики 5„и. 5. каналов, блоки 6 и 6, элементов Й каналов, узел 7 приоритета канала, элементы 8, 82 каналов; элементы ИЛИ 9„ и 9, триг50 геры 10, 102, информационные выходы

11 и 12 устройства, входы 13 и 14 конца обмена устройства, вход 15 отсутствия обмена устройства, запросные входы 16 и 17 устройства.

Узел приоритета (фиг. 2) содержит элементы ИЛИ 18 и 19, элементы

И 26, 20, 21, 21, схему сравнения 22.

2S

3S выход которого соединен с единичным входом второго триггера, выход которого является вторым информационным выходом устройства, первый и второй входы конца обмена устройства соединены соответственно с нулевыми входами первого и второго триггеров, с нулевыми входами первого и второго триггеров каналов и с тактовыми входами первого и второго регистров, единичные входы вторых триггеров каналов соединены с соответствующими выходами второго дешифратора.

Кроме того, узел приоритета содержит два элемента ИЛИ, четыре элемента И и схему сравнения, причем первый и второй входы узла соединены соответственно с первым и вторым входами схемы сравнения, первый и второй выходы которой соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с выходами третьего и четвертого элементов И, первые входы которых соединены с выходом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого соединен с третьим входом узла, четвертый вход которого соединен с вторым входом третьего элемента И и с первым входом первого элемента ИЛИ, второй вход которого соединен с пятым входом узла и с вторым входом третьего элемента И, выходы первого и второго элементов И являются соответственно первым и вторым выходами узла.

5 9666

Устройство работает следующим образом.

В начальный момент регистры запросов 1, триггеры запросов 4 каналов, триггеры разрешения 10 обну- S лены.

При поступлении запроса от одного из процессоров (например, номер

1) на обмен с оперативной памятью (ОП) на регистр 1 заносится код, соответствующий номеру требуемого блока ОП. Сигнал высокого уровня с одного из выходов дешифратора 2 поступает на единичный вход триггера запросов 4, перебрасывая его в единичное состояние. С единичного выхода триггера запросов 4 сигнал высокого уровня, поступает на счетный вход счетчика запросов 5 < для запрашиваемого процессора, добавляя 20 к его содержимому единицу, и на первый вход элемента И 81. Сигналы низкого уровня с нулевого выхода триггеров запросов 4„ и 4 закрывают элемент И 20 блока разрешения конфликтных ситуаций и открывают элемент И 20 . Элемент ИЛИ 19 управляет раЬотой схемы сравнения 22. Сигнал высокого уровня с выхода элемента ИЛИ 18 через элемент ИЛИ 19 за- 30 прещает: работу схемы 22, и с первого и второго выходов схемы сравне ния 22 снимаются сигналы низкого уровня. С открытого элемента И 20 высокий потенциал поступает на откры-з тый триггером запросов 4, по первому входу элемент И 8.1. Пройдя через элемент ИЛИ 91, сигнал высокого уровня перебрасывает в единичное состояние триггер 10, тем самым разрешая об,1 У мен с выбранным блоком ОП запросившего процессора. Если во время выполнения операции обмена к данному блоку

ОП поступает запрос от другого процессора, в регистре 1 и в триггере

45 запросов 4 зафиксируется обращение.

В момент завершения обмена ранее запросившего процессора с ОП на вход

13 или 14 выдается сигнал высокого уровня, который, поступив на. управпяющий вход регистра запросов 1, нуМ левые входы триггеров запросов 4 процессора 1, нулевой вход триггера разрешения 10, сбрасывает их в исходное нулевое состояние, тем самым разрешая обмен с блоком ОП процессо55 ра 2, находящегося в состоянии ожидания. Сигнал с входа 15 разрешает или запрещает работу счетчиков 5, В случае одновременного обращения процессоров к одноиу блоку ОП сигналы низкого уровня с нулевых выходов триггеров запросов 4 и 4 закрывают элементы И 20„ и 20 узла 7, с входа

15 на элемент ИЛИ 13 подается низкий яотенциал, свидетельствующий об отсутствии обмена между процессорами и ОП. Низкий уровень сигнала с- выхода элемента ИЛИ 19 открывает схему 14 для сравнения содержимого первого и второго счетчиков запросов 5 и 5

Высокий потенциал возбуждается на том из выходов схемы сравнения, номер которого соответствует номеру счетчика запросов 5 с меньшим содержимым, а при одинаковом содержимом возбуждается выход с наименьшим номером.

Сигнал высокого уровня с выхода схемы сравнения 14 поступает через один из элементов И 21„ и 21, элемент

И 8, элемент ИЛИ 9 на триггер 10, соответствующий процессору с более высоким на момент конфликтной ситуации приоритетом (для него содержимое счетчика 5 имеет меньшее значение).

При ведении обмена с ОП на входы узлов 7 подается сигнал высокого уровня с входа 15, что исключает из работы схемы сравнения соответствую" щего блока ОП, Для предохранения от переполнения счетчиков запросов 5 в устройстве имеются блоки 6. и б . В случае полного заполнения одного из счетчиков запросов 5 сигнал высокого уровня с единичного выхода триггера переполнения счетчика запросов поступает в соответствующий блок 6. С информационного выхода другого счетчика 5 через открытый блок 6 в код содержимого счетчика поступает информация на инверсные входы (нулевые входы триггеров счетчика) .заполнившегося счетчика запросов 5, тем самым обеспечивая запись кода, дополняющего переносимый до максимального. Сигнал, открывающий блок 6, сбрасывает в нулевое состояние счетчик с переносимым кодом. Таким образом, обеспечивается сохранение динамических приоритетов процессоров, при заполнении счетчиков запросов.

Применение изобретения позволяет повысить надежность устройства, так как сокращается число конфликтных ситуаций.

966698

Формула изобретения

1. Многоканальное устройство приоритета, содержащее два регистра, два дешифратора, а в каждом канале два триггера и первый элемент И, причем информационные входы первого и второго регистров являются первым и вторым входами заявок устройст1 ва, выходы первого и второго регист- 30 ров соединены с входами первого и второго дешифраторов, выходы первого дешифратора соединены с единичными входами первых триггеров соответствующих каналов, выходы пер- !% вых триггеров всех каналов соединены с первыми входами элементов И своих каналов, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, устройство содержит два эле- 20 мента ИЛИ, два триггера, а в каждом канале два блока элементов И, два счетчика, второй элемент И и узел приоритета, причем единичные выходы первого и второго триггеров 2з каналов соединены с счетными входами первого и второго счетчиков своих каналов, информационные входы первого:и второго счетчиков каналов соединены с выходами первого и вто- З0 рого блоков элементов И своих каналов, первые входы блоков элементов

И каналов соединены с выходами переполнения первого и второго счетчиков своих каналов и с входами сброса первого и второго счетчиков своих каналов, информационные выходы первого и второго счетчиков каналов соединены с вторыми входами вто-рого и первого блоков элементов И своих каналов и с первым и вторым вхо дами узла приоритета своего канала, тактовые входы счетчиков каналов соединены с входом отсутствия обмена устройства и с третьими входами узлов приоритета каналов, первый вход второго элемента И каждого канала соединен с единичным выходом триггера своего канала, вторые входы первого и второго элементов И каналов

50. соединены соответственно с первым и вторым выходами узла приоритета своего канала, нулевые выходы первого и второго триггеров каналов соединены соответственно с четвертым и пятым входами узла приоритета своего

8 канала, выходы первых элементов И каналов соединены с входами первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера, выход которого является первым информационным выходом устройства, выходы вторых элементов И каналов соединены с входами второго элемента ИЛИ, выход которого соединен с единичным входом второго триггера, выход которого является вторым информационным выходом устройства, первый и второй входы, конца обмена устройства соединены соответственно с нулевыми входами первого и второго триггеров, с нулевыми входами первого и второго триггеров каналов и с тактовыми входами первого и второго регистров, единичные входы вторых триггеров каналов соединены с соответствующими выходами второго дешифратора.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел приоритета содержит два элемента ИЛИ, четыре элемента И и схему сравнения, причем первый и второй входы узла соединены соответственно с первым и вторым входами схемы сравнения, первый и второй выходы которой соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с выходами третьего и четвертого элементов И, первые входы которых соединены с выходом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого соединен с третьим входом узла, четвертый вход которого соединен с вторым входом третьего элемен та И и с первым входом первого элемента ИЛИ, второй вход которого соединен с пятым входом узла и с вторым входом третьего элемента И, выходы первого и второго элементов И являются соответственно первым и вторым выходами узла.

Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР

Ю 476566, кл. 6 06 Р 13/00, 9/46, 1975 °

2 ° Авторское свидетельство СССР

656062, кл. G .06 F 9/46, 1979 (прототип) .

966698

7 Тираж 731 Подпи сное

8НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д, 4/.

Заказ 7

Филиал ППП Патент", г. Ужгород, ул. Проектная, Составитель И.Кудряшев

Редактор П.Авраменко Техред И. Гергель Корректор С,йекмар,