968829 - Устройство для моделирования вентильного преобразователя

Устройство для моделирования вентильного преобразователя

Иллюстрации

Показать все

Реферат

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ союз Советских

Социалистических

Республик («)968829 „. % ,/, -, : и

"ы - Ф-" (61) Дополнительное к авт. свид-ву (22) Заявлено 060181 (2) ) 3272852/18-24

Р1)М К з с присоединением заявки ¹ (23) Приоритет

G G 7/62

Государственный комитет

СССР ио делам изобретений и открытий

Опубликовано 23.1082. Бюллетень ¹ 39

Дата опубликования описания 231082 (53) УДК 681. 333. (088.8) I

Ю.П. Воронов, Б.П. Гургуца, Я.Е. Марченко, В. . Сидоров и А.И. Чабанов . ;)й „) \;, Ф). ;уй 2 . гьтнтИНовосибирский государственный унинерситет им.)еМнттт вчусва.,. . вчглКА)) комсомола и Научно-исследовательский, про ктноконструкторский и технологический. институт томплййййббава» электропривода (72) Авторы изобретения (71) Заявители (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ВЕНТИЛЬНОГО

ПРЕОБРАЗОВАТЕЛЯ

Изобретение относится к вычисли- тельной, преобразовательной и испытательной технике и может быть ис-. пользовано при исследовании, проектировании и наладке управляемых вентильных преобразователей, в частности, для замены натурного эксперимента моделирования при проектировании однофазного мостового тиристорного преобразователя.

Известно устройство для моделирования тиристорного преобразователя, содержащее модель тиристорного преобразователя, состоящую иэ входного операционного усилителя, первого иивертора с ограничителем в цепи обратной связи, .интегратора, функционального преобразователя, источника смещающего напряжения. Модель тиристорного преобразователя представляет собой следящую релейную систему, генерирующую пилообразное напряжение и преобразующую его с помощью функционального преобразователя в отрезки синусоиды. Кроме этого, устройство содержит формирователь выходного напряжения, включающий первый дополнительный инвертор, суввлатор, выходной операционный усилитель, вторбй дополнительный инвертор с ограничителем в цепи обратной связи, источник смещающе» го напряжения, датчик тока нагрузки.

При этом выход функционального преобразователя через разделительные элементы (диоды) подключен, соответственно, к входу первого дополнительного инвертора и первому входу сумматора, второй и третий входы которого подключены к источнику смещающего напряжения и через второй дополнительный инвертор - к датчику тока нагрузки, выходы первого дополнительного иннертора и сумматора соединены с входом выходного операционного усилителя.

Это устройство моделирует напряжение на выходе тнристорного преобразователя в режимах прерывистого и непрерывного тока, не моделируя при этом сам ток (1).

Однако данное устройство недостаточно точно отражает токи и напРяжения моделируемых преобразователей, а также режимы их работы.

Кроме того, отрезки синусоиды, имитирующие напряжения фаз, формируют с помощью функциональных преобразователей, которые не относятся

3О к точным решающим блокам ABT.

968829

Наиболее блиэким по технической сущности к предлагаемому техническому решению является устройство для моделирования вентильного преобразователя, содержащее блок формирования входной ЭДС, блок форми- 5 рования коммутационной ЭДС, блок формирования импульсов управления, компаратор, нуль-орган„ сумматор, интегратор, инвертор, сумматор-интегратор, блок формирования напря- 10 жения нагрузки, блоки переключателей, . источник трехфазного напряжения, выходы которого подключены к соот, ветствующим входам блока формирования импульсов управления и первым трем входам блока формирования входной ЭДС и блока формирования коммутационной ЭДС, блок управления режимом работы интеграторов и переключателей, первый вход которого под- 20 ключен к выходу блока формирования . импульсов управления и к четвертым входам блока формирования входиой

ЭДС и блока формирования коммутационной ЭДС, второй вход подключен к выходу компаратора, первый выход соединен с первыми управляющими входами блоков переклЮчателей, второй выход соединен с вторыми управляю щими входами блоков переключателей и входом управления режимом работы сумматора-интегратора, третий выход подключен к входу управления режимом работы интегратора, выход которого подключен к входу блока формирования напряжения нагрузки и через инвертор M подключен к входу нуль-органа, выход которого подключен к третьему входу блока управления режимом рабо- . ты интеграторов и переключателей, выход инвертора через первый блок 40 переключателей подключен к первому входу сумматора, второй вход которого через второй блок переключателей подключен к выходу блока формирова. ния входной ЭДС, тРетий вход сУмма- 45 тора подключен к выходу блока формирования напряжения нагрузки, выход инвертора подключен к первому входу компаратора, второй вход которого подключен к выходу сумматора-интегратора, выход которого соединен с его первым входом, второй вход сумматора-интегратора подключен к выхо;> ду сумматора и через третий блок переключателей соединен с входом интегратора, третий вход сумматораинтегратора подключен к выходу инвертора, а четвертый его вход соединен с выходом блока формирования коммутационной ЭДС.

B известном устройстве. моделируют а0 напряжение входной ЭДС,, выходной ток и напряжение на нагрузке преобразователя. Отсутствуют решающие блоки для моделирования тока, потребляемого преобразователем (2). 65

Однако в известном устройстве невозможно определять энергетические характеристики преобразователя, что сужает область его применения.

Кроме того, в известном устройстве не предусмотрено такое изменение структуры модели, при котором моделируется одновременное. открытие пар тиристоров, включенных параллельно индуктивности питающей сети или нагрузке в мостовом однофазном преобразователе. Это не позволяет, моделировать режим работы однофазного мостового преобразователя при поочередном управлении тиристорами, что также сужает область его применения, Недостатком известного устройства является также то, что переход от одной структуры модех?и к другой осуществляется путем одновременной подачи сигналов управления на включаемый и выключаемый интеграторы, что недостаточно точно отражает логику функционирования преобразователя и при работе устройства в реальном масштабе времени приводит к его неустойчивости.

Кроме того, точность устройства понижается за счет того, что момент наступления режима прерывистого тока нагрузки определяется в аналоговой части прототипа моментом сравнения аналоговых величин на компараторе, который имеет больший разброс момента срабатывания, чем логические элементы.

Цель изобретения вЂ” повышение точности и быстродействия устройства.

Поставленная цель достигается тем,что в устройство для моделирования вентильного преобразователя, содержащее источник фазового напряжения, выходы которого соединены соответственно с первыми группами входов блока формирования сигналов управления и блока формирования входной ЭДС, блок формирования напряжения нагрузки, нуль-орган и компаратор, выход которого подключен к первому входу блока управления, второй вход которого соединен с выходом блока формирования сигналов управления, введены блок моделирования контуров тока и блок задания режима, первая группа выходов которого подключена к второй группе входов блока формирования сигналов управления, первая и вторая группа выходов которого соединены соответственно с входами блока задания режима и с первой группой входов блока управления, вторая группа входов которого подключена к второй группе выходов блока задания режима, первый и второй выходы которого соединены соответственно с первьми входами блока моделирования конту968829 ров тока и нуль-органа, выход котоI рого подключен к третьему входу блока управления, первая группа выходов которого соединена с второй группой входов блока формирования входной

ЭДС, ныход которого подключен к первому входу блока формирования напряжения нагрузки и второму входу блока моделирования контуров тока, третий вход которого соединен с первым выходом источника фазного напряжения, первый выход блока моделирования контуров тока подключен к перному входу компаратора, .нторой выход блока моделирования контуров тока соединен с вторыми входами компаратора и нуль-органа, выход .блока управления подключен к второму входу блока формирования напряжения нагрузки и к четвертому входу блока моделирования контуров тока, группа управляющих входов которого соединена соответственно с второй. и. третьей группой выходов блока управ ления, четвертый вход которого подключен к второму выходу источника фазного напряжения.

Блок моделирования контуров тока содержит сумматоры, ключи, элементы НЕ, интеграторы и сумматор" интегратор, первый вход которого является третьим входом блока, выход сумматора-интегратора соединен с его вторым входом и через цепочку из последовательно соединенных первого ключа и первого элемента НЕ подключен к первому входу первого сумматора, выход которого является первым выходом блока, вторьм входом которого является первый вход второго сумматора, выход которого соединен с первым входом первого интегратора, выход которого подключен к первому входу второго интегратора и к входам второго ключа и второго элемента НЕ, выход которого соединен с вторым входом второго сумматора и с входом третьего ключа, выходы второго и третьего ключей подключены соответственно к входам третьего сумматора, выход которого соединен с третьим входо сумматора-интегратора, выход которого через четвертый ключ подключен к второму входу первого сумматора, выход четвертого сумматора соединен с нторьм входом второго интегратора, выход которого через цепочку последовательно соединенных третьего элемента НЕ .и пятого ключа подключен к второму входу первого интегратора, вход четвертого элемента НЕ является первым входом блока, а выход четвертого элемента НЕ непосредственно соединен с третьим входом второго сумматора и через ,пятый элемент НЕ подключен к первому входу четвертого сумматора, вход которого соединен с выходом третьего элемента НЕ, являющимся вторым выходом блока, группой управляющих входов которого являются соответственно управляющие входы интеграторов и ключей.

При этОм блок формирования сигналов управления содержит сумматоры, . компараторы,:элементы 2И, ИЛИ и

10 2-2И-ИЛИ, элементы дифференцирования и интегратор, ныход которого соединен с первыми входами первого и второго компараторон и первого сумматора, выход которого подключен к 5 первым входам третьего и четвертого компараторов, выход второго сумматора соединен с входом пятого компа-ратора, выход которого является выходом блока, первой: группой входов которого являются соответственно входы второго сумматора, шестого и седьмого компараторов и интегратора, второй группой входов блока являются вторые входы первого, второго, 25 третьего и четвертого компараторов, выходы шестого и седьмого компараторов соединены соответственно с первыми входами элементов 2И и с первым и вторым входами элемента

2-2И-ИЛИ, третий и четвертый входы которого подключены соответственно к выходам первого и четвертого компараторов, а выход элемента 2-2И-ИЛИ .связан с входом первого элемента дифференцирования, выходы второго

З5 и третьего компараторов соединены соответственно с вторыми входами элементов 2И, выходы которых подключены к входам элемента ИЛИ, ныход которого соединен с входом второго

40 элемента дифференцирования, выходы элементов дифференцирования и элементов 2И являются соответственно первой и второй группами выходов блока.

Блок управления содержит триггеры, элементы 2И, 2И-НЕ, 2ИЛИ, 2-2И-ИЛИ, 2-3И-ИЛИ, З-ЗИ-ИЛИ, НЕ, 2-2-2И-ИЛИ, 2-3-ЗИ-ИЛИ и 4ИЛИ,зле5О мент дифференцирования, элемент задержки и компаратор, вход .которого является четвертьм входом блока, выход компаратора подключен к первьм входам первых элементов 2И-НЕ и

2ИЛИ, первый вход второго элемента

2ИЛИ соединен с входом первого элемента НЕ, первым и нторым входами первого элемента 2-ЗИ-ИЛИ и является соответствующим входом первой группы входов блока, выход второго элемен® та 2ИЛИ соединен с первыми входами первого элемента 2И и элемента

2-2-2И-ИЛИ, выход которого подключен к входу второго элемента НЕ, первый вход первого элемента 2-2И-ИЛИ сое65 динен с перньм входом второго зле968829

45 мента 2-3И-ИЛИ, с третьим входом первого элемента 2-ЗИ-ИЛИ и является вторьы входом блока,, выход первого элемента 2-2И-ИЛИ соединен с первым входом первого триггера, первый выход которого подключен к вторым входам первых элементов 2И и 2И-HE и к первому и второму входам элемента 2-3-3И-ИЛИ, выход которого соединен с вторым и третьим входом перного элемента 2-2-2И-ИЛИ, второй 10 выход первого триггера подключен к второму входу первого элемента 2ИЛИ, .к первому входу элемента 4ИЛИ, к четвертому входу первого элемента

2-2-2И-ИЛИ и к первым входам первого )5 и второго элементов Ç-ЗИ-ИЛИ, выход последнего из которых соединен с первым входом второго триггера, первый выход которого подключен к первьм входам вторых элементов 2И, 2И-НЕ и 2-2И-ИЛИ и к второму и третьему, входам второго элемента

З-ЗИ-ИЛИ, второй выход второго триггера соединен с третьим входом элемента 2-3-ЗИ-ИЛИ и с вторым входом элемента 4ИЛИ, выход которого подключен к второму входу второго элемента

2-3И-HJIH, к четвертому входу первого элемента 2-3И-ИЛИ, к первому входу третьего элемента З-ЗИ-ИЛИ, и через третий элемент НЕ вЂ” к второму и третьему входам первого элемента

2-2И-ИЛИ, первый и второй входы третьего .элемента 2-2И-ИЛИ объединены и являются первым входом блока, третьим входом которого является 35 одноименный вход третьего элемента

2-2И-ИЛИ, выход которого через элемент дифференцирования подключен к третьему входу второго элемента .2-ЗИ-ИЛИ четвертому и пятому вхо- 40 дам второго элемента З-ЗИ-ИЛИ, пятому входу первого элемента 2-ЗИ-ИЛИ„ третьему входу первого элемента

З-ЗИ-ИЛИ, к второму входу третьего элемента Ç-ЗИ-ИЛИ, к первому входу третьего элемента 2И и ,через элемент задержки вЂ” к второму входу первого триггера, выход второго элемента 2-ÇH-ИЛИ соединен с вторым входом второго триггера, выход четвертого элемента НЕ подключен к шестому входу второго элемента Ç-ЗИ-ИЛИ, выход первогр элемента НЕ соединен с четвертым входом первого элемента З-ЗИ-ИЛИ, выход которого подключен к первому входу третьего триггера, первый выход которого соединен с первыми входами четвертого элемента 2И и третьего элемента 2И-НЕ, с вторым входом второго элемента 2-2И-ИЛИ, с пя- 60 тык и шестым входами первого элемента З-ЗИ-ИЛИ, второй вход третьего триггера подключен к выходу первого элемента 2-3И-ИЛИ, второй выход третьего триггера сое- $5 динен с четвертым входом элемента

2-3-ÇH-ИЛИ и с третьим входом элемента 4ИЛИ, четвертый вход которого соединен с пятым входом элемента

2-3-ЗИ-ИЛИ и подключен к первому выходу четвертого триггера, первый вход которого соединен с выходом третьего элемента 2И, а второй выход второго триггера подключен к пятому и шестому входам первого элемента 2-2-2И-ИЛИ и к второму входу третьего элемента 2И, второй вход второго элемента 2ИЛИ соединен с шестым и седьмым входами элементов

2-3-3И-ИЛИ, с четвертым и пятым входами второго элемента НЕ и является первой группой входов блока, второй группой входов которого являются четвертый вход первого элемента

2-2И-ИЛИ и третий и четвертый входы третьего элемента Ç-ЗИ-ИЛИ, выход которого соединен с вторым входом четвертого триггера, выход первого элемента 2И подключен к восьмому входу элемента 2-3-3И-ИЛИ, к вторым входам второго и четвертого элементов 2И, второго и третьего элементов

2И-HE к второму и третьему входам второго элемента 2-2И-ИЛИ, к пятому и шестому входам третьего элемента

3-ЗИ-ИЛИ, выходы второго и четвертого элементов 2И являются первой ,группой выходов блока, второй группой выходов которого являются выходы элементов 2-3-3И-ИЛИ, 2-2-2И-ИЛИ и второго элемента 2-2И-ИЛИ, выходы первых элементов 2И-НЕ, 2ИЛИ, второго элемента НЕ и второго и третьего элементов 2И-НЕ являются третьей группой выходов блока °

На фиг.1 приведена функциональная схема устройства; на фиг.2 вЂ” то же, блока моделирования контуров тока; на фиг.3 - то же, блока формирования сигналов управления; на фиг.4 то же,,блока управления; на фиг ° 5 то же, блока задания режима.

Устройство (фиг,1) содержит источник 1 фазного напряжения, блок 2 формирования входной ЭДС, блок 3 моделировайия контуров тока, блок 4 формирования напряжения нагрузки, компаратор 5, нуль-орган б, блок 7 формирования сигналов управления, блок 8 управления, блок 9 задания режима.

При этом выходы источника 1 фазного напряжения соединены соответственно с первой группой входов блока

7 формирования сигналов управления и блока 2 формирования входной ЭЦС.

Второй вход блока 8 управления соединен с выходом блока 7 формирования сигналов управления. Первая группа выходов. блока 9 задания режима подключена к второй группе входов блока

7 формирования сигналов управления, первая и вторая группы выходов кото968829

Блок 3 моделирования контуров тока (фиг.2) содержит интеграторы

10 и ll сумматор-интегратор 12, сумматоры 13 вЂ” 16, ключи 17 вЂ” 21, а также инверторы 22 вЂ” 26. При этом первый вход сумматора-интегратора

12 является третьим входом блока 3, выход сумматора-интегратора 12 соединен с его вторым входом и через цепочку из последовательно-соединенных первого ключа 17 и первого инвертора 22 подключен к первому входу первого сумматора 13, выход которого является первым выходом блока 3. Вторым входом блока 3 яв55

65 рого соединены соответственно с входами блока 9 задания режима и с первой группой входов блока 8 управления, вторая группа входов которого подключена к второй группе выходов блока 9 задания режима, первый и 5 второй выходы которого соединены соответственно с первыми входами блока 3 моделирования контуров тока и нуль-органа б. Выход нуль-органа

6 подключен к третьему входу блока 1О

8 управления, первая группа выходов которого соединена с второй группой входов блока 2 формирования входной

ЭДС, выход которого подключен к первому входу блока 4 формирования !5 напряжения нагрузки и второму входу блока 3 моделирования контуров тока, третий вход которого соединен с первым выходом источника 1 фазного напряжения.

Первый выход блока 3 моделирования контуров тока подключен к первому входу компаратора 5. Второй выход блока 3 моделирования контуров тока соединен с вторыми входами компаратора 5 и нуль-органа 6. Выход блока

8 управления подключен к второму входу блока 4 формирования напряжения нагрузки и к четвертому входу блока

3 моделирования контуров тока, первая и вторая группы управляющих входов которого соединены соответственно с второй и третьей группами выходов блока 8 управления, четвертый вход которого подключен к второму выходу источника 1 фазного напряже- З5 ния.

Источник 1 фазного напряжения генерирует синусоидальное напряжение, частота и амплитуда которого может изменяться вручную, и преднаэ- 40 начен для моделирования напряжения фазы питания преобразователя.

Блок 2 формирования входной ЭДС содержит сумматор и управляемые ключи. На первый и второй входы сумматора через ключи подают сигналы соответственно с прямого и инверсного выходов источника 1. Коэффициенты передачи сумматора по обоим входам равны единице.

50 ляется первый вход второго сумматора 16, выход которого соединен с первым входом первого интегратора

10, выход которого подключен к первому входу второго интегратора 11 и к входам второго ключа 20 и второго инвертора 26, выход которого соединен с вторым входом второго сумматора 16 и с входом третьего ключа 19.

Выходы второго и третьего ключей (20, 19) подключены соответственно к входам третьего сумматора 15, выход которого соединен с третьим входом сумматора-интегратора 12, гыход которого через четвертый ключ

18 подключен к второму входу первого сумматора 13, Выход четвертого сумматора 14 соединен с вторым входом второго интегратора 11, выход которого через цепочку последовательно соединенных третьего инвертора 25 и пятого ключа 21 подключен к второму входу первого интегратора

10.

Вход четвертого элемента инвертора 23 является первым входом блока 3, а выход четвертого инвертора

23 непосредственно соединен с третьим входом второго сумматора 16 и через пятый .инвертор 24 подключен к первому входу четвертого сумматора 14, вход которого соединен с выходом третьего инвертора 25, являющимся вторым выходом блока 3, .первой и второй группой управляющих входов которого являются соответственно управляющие входы интеграторов и ключей. управляющие входы показаны на фиг.2 стрелками, подходящими снизу к управляемым решающим блокам.

Блок 3 предназначен для моделирования тока в нагрузке (i, в цепи фазы (1ф), тока коммутации (i ) путем сшивки решений соответствующих дифференциальных уравнений.

Блок 4 формирования напряжения нагрузки. содержит усилитель и управ ляемый ключ.

Компаратор 5 определяет момент окончания интервалов коммутации в .режиме симметричного управления тиристорами при сравнении .тока коммутации с током в нагрузке.

Нуль-орган б определяет конец интервалов коммутации в режиме поочередного управления тиристорами моментом достижения током коммутации величины равной нулю.

Блок 7 формирования сигналов управления (фиг.3) содержит два диода

27 и 28, два сумматора 29 и 30, интегратор 31, компараторы 32 вЂ” 38, элемент 2-2И-ИЛИ 39, два элемента

2И 40 и 41, элемент ИЛИ 42, элементы 43 и 44 дифференцирования, блоки

45 и 46 постоянных коэффициентов.

968829

Выход интегратора 31 соединен с первьми входами первого и второго компараторов 35 и 37 и первого сум-, матора 30, выход которого подключен к первым входам третьего и четвер- того компараторов 36 и 38. Выход второго сумматора 29 соединен с входом пятого компаратора 32, выход которого является выходом блока 7, первой группой входов которого являются соответственно входы второго сумматора 29, шестого 33 и седьмого

34 компараторов и интегратора 31, Второй группой входов блока 7 являются вторые входы первого 35, второго 37, третьего 36 и четнертого

38 компараторов. Выходы шестого 33 и седьмого 34 компараторов соединены соответственно с первыми входами элементов 2И 40 и 41 и с первым и вторым входами элемента 2-2И-ИЛИ 39Ä третий и четвертый входы которого подключены соответственно к выходам первого 35 и четвертого Зб компараторов, а выход элемента 2-2И-ИЛИ 39 связан с входом первого элемента

43 дифференцирования. Выходы второго

37 и третьего 38 компараторов соединены соотнетстненно с вторыми входами элементов 2И 40 и 41, выходы которых подключены к входам элемента ИЛИ 42, выход которого соединен с входом второго элемента 44 дифференцирования. Выходы элементов

43 и 44 дифференцирования и элементов 2И 40 и 41 являются соотнетствен но первой и второй группамй выходов блока 7.

Блок 7 моделирует систему импульс но-фазового управления тиристорами, построенную по вертикальному принципу. При этом на компараторах 35 и

36 постоянное напряжение, выставляемое блоком 45 постоянного коэффициента и имитирующее напряжение управления У2, сравнивается с нарастающими напряжениями, сдвинутыми на 180 эл. град и получаемыми на выходе интегратора 31 и сумматора

30. Эти же нарастающие напряжения сравниваются на компараторах 37 и 38 с постоянным напряжением, задаваемым блоком 46 и имитирующим напряжение управления у1. Фронты импульсов на выходах компараторов 37 и 38, соответствуют углам управления oL u

Q + t, которые управляют работой пар тиристоров при симметричном управлении, а фронты импульсов на выходах компараторон 35 и 36 соответ-. ствуют углам управления р и p + X и =лужат для управления тиристорами (совместно с предыдущими углами) при поочередном управлении, Компараторы 33 и 34 служат для имитации условий соотношения напряжений на тиристоре, при которых воз-, можен запуск. Схема из диодов 27 б5 соединен с третьим входом элемента и 28, сумматора 29 и компаратора 32 выдает импульсы, фронты которых соответствуют 0 и 180 эл.град.

Схема иэ элемента 39 и 43 формирует короткие импульсы, соответствующие углам /Ъ и p + Г. Аналогично элементы 40, 41, 42 и 44 формируют короткие импульсы, соответствующие углам oL u oL +ж. Кроме того, на выходах элементов 40 и 41 формируются

19 сигналы, разрешающие запуститься соответствующим триггерам блока 8.

Блок 8,управления (фиг.4) содержит элемейты 2И 47 - 50, HE 51 вЂ” 54, RS-триггеры 55 вЂ” 58, элементы

2И-HE 59 вЂ” 61, 2-ЗИ-ИЛИ 62 и 63, 2ИЛИ 64 и" 65, 2-2И-ИЛИ 66 вЂ” 68, 3-ЗИ-ИЛИ 69 вЂ” 71, 2-3-.3И-ИЛИ 72, 4ИЛИ 73, 2-2-2И-ИЛИ 74, компаратор

75, элемент 76 задержки, элемент 77 дифференцирования.

Вход компаратора 75 является чет вертым входом блока 8. Выход компаратора 75 подключен к первым sxoдам первых элементов 2И-HE 59 и

2ИЛИ 65.

Первый вход второго элемента

2ИЛИ 64 соединен с входом первого элемента HE 52, первым и нторьи входами первого элемента .2-ЗИ-ИЛИ 62, седьмым входом элемента 2-3-ЗИ-ИЛИ

72 и является соответствующим входом первой группы входов блока 8.

Выход второго элемента 2ИЛИ 64 соединен с первьми входами первого элемента 2И. 47 и элемента 2-2-2И-ИЛИ

3S 74, выход которого подключен к входу второго элемента HE 54.

Первый вход первого элемента

2-2И-ИЛИ 66 соединен с первым входом второго элемента 2-ЗИ-ИЛИ 63, 40 с третьим входом первого элемента

2-ЗИ-ИЛИ 62 и является вторым входом блока 8.

Выход .первого элемента 2-2И-ИЛИ бб соединен с первым входом первого

45 триггера 55, первый выход которого подключен к вторым входам первых элементов 2И 47 и 2И-HE. 59 и к первому и второму входам элемента

2-3-ЗИ-ИЛИ 72, выход которого соединен с нторьм и тРетьим входом элемента 2-2-2Н-ИЛИ 74.

Второй выход первого триггера

55 подключен к второму входу первого элемента 2ИЛИ 65, к первому входу элемента 4ИЛИ 73, к четвертому входу элемента 2-2-2И-ИЛИ 74 и к первым входам первого 69 и второго 70 элементов Ç-ЗИ-ИЛИ, выход госледнего из которых соединен с первым нходом второго триггера 57, первый выход

60 которого подключен к первым входам вторых элементов 2И 49, 2И-НЕ 61 и

2-2И-HJIH 68 и к второму и третьему входам второго элемента 3-3Н-ИЛИ 70.

Второй выход второго триггера 57

968829

Второй вход второго элемента

2ИЛИ 64 соединен с шестым входом элемента 2-3-ЗИ-ИЛИ 72, с четвертым и,пятым входами второго элемента

2-ЗИ-ИЛИ 63 и являются первой группой входов блока 8.

2-3-ЗИ-ИЛИ 72 и с вторым входом элемента 4ИЛИ 73, выход которого подключен к второму входу второго элемента 2-ЗИ-ИЛИ 63, к четвертому входу первого элемента 2-ЗИ-ИЛИ 62, к первому входу третьего элемента

3-ЗИ-ИЛИ 71 и через третий элемент

НЕ 51 к второму и третьему входам .первого элемента,2-2И-ИЛИ 66.

Первый и второй входы третьего элемента 2-2И-ИЛИ 67 объединены и 10 являются первым входом блока 8, третьим входом которого является одноименный вход третьего элемента 2-2И-ИЛИ 67, выход которого через элемент дифференцирования 77 под- 15 ключен к третьему входу второго элемента 2-ЗИ-ИЛИ 63, четвертому и пятому входам второго элемента

3-ЗИ-ИЛИ 70, пятому входу первого элемента 2-ЗИ-ИЛИ 62, к второму и третьему входу первого элемента

3-ЗИ-ИЛИ 69, к второму входу третьего элемента 3-ЗИ-ИЛИ 71, к первому входу третьего элемента 2И 50 и через элемент 76 задержки - к второму входу первого триггера 55.

Выход второго элемента 2-ÇH-ИЛИ 63 соединен с вторым входом второго триггера 57. Выход четнертого элемента НЕ 53 подключен к шестому входу второго элемента 3-ЗИ-ИЛИ 70.

Выход первого элемента НЕ 52 соединен с четвертым входом первого элемента 3-ЗИ-ИЛИ 69, выход которого подключен к первому входу третьего триггера 56, первый ныход которого соединен с первыми входами четвертого элемента 2И 48 и третьего элемента 2И-HE 60, с вторым входом второго элемента 2-2И-ИЛИ 68, с пятым и шестым входами первого эле- 40 мента 3-ЗИ-ИЛИ 69.

Второй вход третьего триггера 56 подключен к выходу первого элемента

2-ЗИ-ИЛИ 62.

Второй выход третьего триггера 45

56 соединен с четвертым входом элемента 2-3-ЗИ-ИЛИ 72 и с третьим входом элемента 4ИЛИ 73, четнертый вход которого соединен с пятым нходом элемента 2-3-ЗИ-ИЛИ 72 и подключен к первому выходу четвертого триггера 58, первый вход которого соединен с выходом третьего элемента

1 2И 50.

ВтоРой выход четвертого тРиггеРа

58 подключен к пятому и шестому . входам элемента 2-2-2И-ИЛИ 74 и к второму входу третьего элемента

2И 50.

Второй группой входов блока 8 являются четвертый вход первого элемента 2-2И-ИЛИ 66 и третий и четвертый входы третьего элемента 3-ЗИ-ИЛИ

7l, выход которого соединен с вторым входом четвертого триггера 58.

Выход первого элемента 2И 47 подключен к восьмому входу элемента

2-3-3Н-ИЛИ 72, к вторым входам второго 49 и четвертого 48 элементов

2И, второго 61 и третьего .60 элементов 2И-НЕ, к третьему и четвертому входам второго элемента 2-2И-ИЛИ 68, к пятому и шестому входам третьего элемента 3-ЗИ-ИЛИ 71, к четвертому входу третьего элемента 2-2И-ИЛИ 67.

Выходы второго 49 и четвертого

48 элементов 2И являются первой группой выходов блока 8, второй группой ныходов которого являются выходы элементов 2-3-3Н-ИЛИ 72, 2-2-2И-ИЛИ 74 и второго элемента

2-2И-ИЛИ 68, выходы первых элементов

2И-НЕ 59, 2ИЛИ 65, второго элемента

HE 54 и второго 61 и третьего 60 элементов 2И-HE являются третьей группой выходов блока 8.

Блок 8 управления преобразует при непрерывном токе нагрузки угол управления в сигнал запуска интервала коммутации. В этом случае запуск интервала полной пронодимссти происходит н момент достижения током коммутации величины, равной значению тока в нагрузке-. Импульс, фиксирующий этот момент, поступает с выхода компаратора 5 на второй вход блока 8 и означает конец интервала коммутации и начало интервала проводимости.

При прерывистом режиме тока нагрузки интервал полной проводимости запускается непосредственно углом управления, минуя интервал коммутации. Слежение за прерыванием тока в нагрузке осуществлено н -известном устройстве на нуль-органе. В предлагаемом устройстве для повышения быстродействия и точности зто сделано в блоке 8 путем слежения с помощью элемента 73 4ИЛИ за состоянием триггеров, формирующих временные интервалы. При этом, если ни один из триггеров не включен, то это и соответствует прерывистому режиму тока нагрузки.

Четыре триггера 55 вЂ” 58 блока 8 формируют основные временные интервалы, комбинации которых, в соответствии с логикой процессов, происходящих в преобразователе, поступают с выходов блока 8 на входы управления аналоговых элементов предлагаемого устройства. Начальное состояние триггеров соответствует выключенно. му состоянию всех тиристоров преобразователя.

Блок 9 задания режима (фиг.5) содержит источник 78 постоянного

968829

15 вЂ” Д вЂ” = 40@E-Î41,, dj4

45 (2) напряжения, истоЧник 79 логических нуля и единицы, переключатели 80 и

81, блок 82 постоянного коэффициента, элемент 83 дифференцирования, элемент 2И 84 и элемент НЕ 85.

При этом инверсный выход источника 78 соединен с третьим выходом блока 9 и первым входом переключателя 80, первый выход которого соединен через блок 82 постоянного коэффициента с первым выходом блока 9 и с третьим входом переключателя 80.

Прямой выход источника 78 соединен с вторым входом переключателя

80 второй выход которого соединен с четвертым выходом блока 9, а четвертый вход вЂ” с нулевым выходом источника 78. Пятый и шестой входы переключателя 80 подсоединены соответственно к первому и второму входам блока 9. Третий выход переключателя

80 соединен через элемент 83 дифференцирования с первым входом элемента 84, выход которого соединен с пятым выходом блока 9, а второй вход - с шестым выходом блока 9, а также с выходом переключателя 81, первый вход которого соединен с выходом логической единицы источника 79, а второй вход вЂ” с выходом логического нуля этого источника.

Выходы 3,4 и 5,6 блока являются соответственно первой и второй груп-. пами выхода блока 9, первой группой входов которого являются входы 1 и 2.

Блок 9 задания режима предназначен для установки устройства в положение, соответствующее моделированию работы преобразователя в режимах выпрямления или инвертирования, симметричного или поочередного управления тиристорами, а также для проведения экспериментов на модели. Для этого блок 9 содержит источник 78 постоянного напряжения с прямым и инверсным выходами для .задания с помощью переключателя 80 знака противо-ЭДС (на первом выходе блока

9), противо-ЭДС или нуля (на четвертом выходе блока 9), а также постоянного напряжения (на третьем выходе блока 9) .

Источник 79 логических нуля и единицы блока 9 управляет логической частью модели. Так, логические сигналы, подаваемые переключателем 81 на.второй и шестой выходы блока 9 задают нуль-органу 6 и блоку 8 режим моделирования логики симметричного или поочередного управления тиристорами. При поочередном управлении подают через элемент 84 переключателями 80 н 81, на пятый выход блока

9 сигналы и р + К (формируемые элементом 83 диФференцирования). При этом блок 8 получает четыре угла управления и тем самым имитируется подача импульсов управления на каждый тиристор моделируемого моста.

Сигналы на четвертом выходе блока 9 задают блоку 7, а сигналы на первом выходе вЂ” блоку 3 режим моделирования выпрямления или инвертирования путем задания полярности (переключателем

80) и величины противо-ЭДС (Е) блоком 82 постоянного коэффициента.

10 Устройство работает следующим образом.

В исходном положении выставляют амплитуду и частоту сигналов источника 1, значения коэффициентов пере15 дачи решающих усилителей блоков 2, 3, 4, 7, соответствующие моделируемой схеме преобразователя;, амплитудой и полярностью противо-ЭДС задают из блока 9 режим моделирования вып2О рямления или инвертирования, а количеством и значением углов управления - режим моделирования симметричного или поочередного управления тиристорами.

После этого устройство переводят в режим решения, в течение которого происходит имитация работы преобразователя путем решения дифференциальных уравнений, соответствующих текущему интервалу работы преобразоватеЗО ля. Всего при имитации работы преобразователя в режиме выпрямления или инвертирования, симметричного или поочередного управления тирис;„ торами однофазного мостового преобразователя, в устройстве чередуют решение четырех уравнений:

- уравнение для тока 1 контура

С-н сеть- нагрузка

40 .+а„Е а-,б-а 1а „, (1)

Йс" уравнение для тока i< контура короткое замыкание-нагрузка уравнение для тока 1ф контура сеть-короткое замыкание

-5О - = а6Е,-а„1ф б1ь

Ж (3) уравнение для напряжения U на нагрузке

"а =+е (4) В этих уравнениях а -а вЂ” постоянные коэффициенты, определяемые структурой преобразователя и его параметрами.

Q) Уравнение (1) решает схема иэ сумматора 16, инвертора 26, интег. ратора 10 ° уравнение (2) решает схема из сумматора 14, интегратора 11, инвер6S тора 25, ключа 21.

68829

17 9

Уравнение (3) решает схема сумматора-интегратора 12. 1

Напряжение на нагрузке формируют в блоке 4 из участков значений, е, е для соответствующих интервалов.

Ключи 17 и 18 выделяют участки значений i> для каждого интервала коммутации, преобразуют их с помощью первого инвертора 22 и первого сумматора 13 в нарастающие и с выхода сумматора 13 подают на общий вход компаратора 5 и нуль-органа б в качестве тока коммутации

Ток в нагрузке формируют на вто. ром интеграторе 11 из участков значений i „,,iI,. Участки тока i> вырезают ключом 21. Ток в питающей фазе (143) формируют на выходе сумматора-интегратора 12 из участков тока коммутации и тока 1 „, выделенных на выходе сумматора 15 ключами

19 и 20.

Сшивка выделенных участков и решений интеграторов реализуется на самих интеграторах с использованием режима индивидуального управления. При этом интеграторы могут находиться в двух режимах; Возврат и Решение . В режиме Возврат на выходе интегратора устанавливается напряжение, равное по величине и обратное по знаку напряжению, а в режиме .Решение интегратор интегрирует сумму напряжений, приложенную к его входам (за исключением входа начальных условий). Так как время установления напряжения на интеграторах существенно больше, чем время смены их режимов, то эа время переключе-. ния режимов напряжение на выходе интегратора практически не меняется, что обеспечивает непрерывность сшивки четвертого триггера интерва

Устройство для моделирования вентильного преобразователя

Патент 968829