Ранговый обнаружитель сигналов

Ранговый обнаружитель сигналов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Рвспублик

1 /б —.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 30. 04. 81(21) 3284894/18-09 (51) М. Ктт. З

С 01 S 7/30 с присоединением заявки ¹ (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 30.10.82. Бюллетень ¹ 40 153) УДК 621 ° 396. . 96 (088. 8) Дата опубликования описания 30. 10. 82

Э, (с

» 4 Угу 4

Ф "4 Tу:„

П. С. Акимов и В. М. Лысый т,"„

Московское ордена Ленина, ордена Октябрьской Революции и ордена Трудоного Красного Знамени высшее техническое училище им. Н. Э. Баумана (72) Авторы изобретения (71) Заявитель (54) РАНГОВЫЙ ОБНАРУЖИТЕЧЬ СИГНАЛОВ

Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных устройствах для обнаружения сигналов на фоне помех при наличии нескольких сигналов в соседних каналах.

Известен ранговый обнаружитель сигналов, содержащий последовательно включенные согласованный фильтр, первый детектор, многоотводную линию задержки, М отводов которой соединены с соответствующими М-входами первого вычислителя ранга, (M-,)-й нход которого соединен с выходом перного детектора, последовательно включенные генератор ожидаемого сигнала, сумматор и второй детектор, последовательно включенные второй вычислитель ранга, блок вычисления вероятности, нычитатель и накапливающий сумматор, и последовательно включенные перемножитель и решающий блок, при этом выход согласованного фильтра соединен с вторым входом сумматора, М входов второго вычислителя ранга соединены с соответствующими М выхода л многоотнодной линии задержки, а (М+1)-й вход — с выходом» второго детектора, а выход первого

4 вычислителя ранга соединен с вторым входом вычитателя (1j.

Однако известное устройство имеет малую вероятность правильного обнаружения при наличии нескольких сигналов в пределах опорной выборки, что приводит к подавлению одного сигнала другим и резкому ухудшению характеристик обнаружителя. Такой обнаружитель не обеспечивает расчетных характеристик вероятности правильного обнаружения при наличии сигналов в сравнительно близких каналах, что, учитывая относительно

15 бол шие размеры рекомендуе .х опор ных выборок (М = 20-30), является вполне реальной практической ситуацией.

Цель изобретения — увеличение вероятности правильного обнаружения при наличии нескольких сигналов в пределах опорной выборки.

Поставленная цель достигается тем, что в ранговый обнаружитель сигналов, содержащий последонательно включенные согласованный фильтр, первый детектор, многоотнодную линию задержки, H отводов которой соединены с соответствующими М входа3» ми первого вычислителя ранга, (»!+»)-й вход которого соединен с выходом первого детектора, последовательно включенные генератор ожидаемого сигнала, сумматор и второй детектор, последовательно включенные второй вычислитель ранга, блок вычисления 5 вероятности,, вычитатель и накапли.вающий сумматор, и последовательно включенные перемножитель и решающий блок, при этом выход согласованного фильтра соединен с вторым входом сумматора, M входов второго вычислителя Ранга соединены с соответствующи п M выходами многоотводной линни з.держки, а (И+ 1)-й вход— с выходом второго детектора, а выход первого вычислителя ранга соединен с вторым входом вычитателя, введены первый и второй дополнительные сумматоры, блок коррекции и синхронизатор, при этом выход накапливающего сумматора соединен с первым входом первого дополнительного сумматора, второй вход которого подключен к первому выходу блока коррекции, выход первого дополнительного сумматора соединен с первым входом перемножителя, второй вход которого через второй дополнительный сумматор подключен к второму выходу блока вычисления вероятности, второй выход блока коррекции подключен к второму вхо- ЗО ду второго дополнительного сумматора, вход синхронизатора и первый вход блока коррекции подключены соответственно к первому и второму выходам решающего блока, вторые входы блоков 35 вычисления вероятности и коррекции объединены и подключены к первому выходу синхронизатора, второй и третий выходы которого соединены с одноименными входами накапливающего 4Q сумматора, а четвертый выход синхронизатора соединен с третьими входами блоков вычисления вероятности и коррекции.

Вычислитель ранга содержит М компараторов, выходы которых соединены с соответствующими иэ M входов сумматора, при этом M входами, (М+1)-м входом и выходом вычислителя ранга соответственно являются первые входы М компараторов, соединенные между собой вторые входЫ М компараторов и выход сумматора.

Блок вычисления вероятности содержит делитель на два, К-разрядный регистр сдвига, первый сумматор, пер- 55 вый блок вычитания,, последовательно соединенные второй сумматор, делитель на К, второй блок вычитания, делитель на и третий сумматор и N-разрядный регистр сдвига, при этом каждый из К выходов К-разрядного регист ра сдвига соединен с соответствующим входом второго сумматора, выход N-ro разряда N-разрядного регистра сдвига соединен с вторыми входами второго 65 блока вычитания и третьего сумматора, первый выход первого блока вычитания подключен к выходу первого разряда N-разрядного регистра сдвига, первый вход и выход первого сум- матора соответственно подключенй к второму выходу делителя на К и входу делителя на два, вторые входы первого сумматора и первого блока вычитания являются входами сигналов коэффициентов, тактовые входы К и

N-разрядных регистров сдвига соединены между собой, а первым, вторым и третьим входами и первым и вторым выходами блока вычисления вероятности являются соответственно информационный вход К-разрядного регистра сдвига, объединенные тактовые входы

К и N-разрядных регистров сдвига и второй вход делителя на п и выходы первого блока вычитания и делителя на два.

Накапливающий сумматор содержит последовательно включенные сумматор и блок памяти, выход которого соединен с вторым входом сумматора, при этом первым, вторым и .третьим входами и выходом накапливающего сумматора соответственно являются второй вход сумматора, второй и третий входы блока памятй и выход сумматора. решающий блок содержит первый пороговый блок и последовательно соединенные второй пороговый блок и элемент ИЛИ, второй вход которого подключен к выходу первого порогового блока, входы первого и второго пороговых блоков объединены и являются входом решающего блока, а выходы элемента ИЛИ и первого порогового блока являются соответственно первым и вторым выходами решающего блока. . Блок коррекции содержит последовательно соединенные делитель и первый перемножитель, а также последовательно соединенные (М+1)-Разрядный регистр сдвига, счетчик и второй перемножитель, при этом первый вход (14+1)-разрядного регистра сдвига соединен с вторым входом счетчика, выход которого соединен с вторым входом первого перемножителя, причем информационный и тактовый входы (M+ 1) -разрядного регистра сдвига и вход делителя являются соответственно первым, вторым и третьим входами блока коррекции, первым и вторым выходами которого соответственно являются выходы первого и второго перемножителей. .Синхронизатор содержит формирователь адреса и последовательно включенные генератор тактовых импульсов, счетчик решений, блок сравнения и счетчик периодов наблюдений, соединенный своим вторым входом с первым выходом генератора тактовых импульсов, второй выход которого соединен

970291 с входом формирователя адреса, при этой входом и первым, вторым, третьим и четвертым выходами синхронизатора соответственно являются второй вход счетчика решений, второй выход генератора тактовых импульсов, выход формирователя адреса, выход блока сравнения и выход счетчика периодов наблюдений.

На фиг. 1 приведена. структурная электрическая схема предлагаемого устройства; на фиг. 2 — структурная электрическая схема вычислителя ранга; на фиг. 3 — структурная электрическая схема блока вычисления вероятности; на фиг. 4 — структурная электрическая схема накапливающего сумматора; на фиг. 5 — структурная элект, рическая схема решаюцего блока; на фиг. 6 — структурная электрическая схема блока коррекции; на фиг. 7 структурная электрическая схема синхронизатора, на фиг. 8 — эпюры, поясняющие работу синхронизатора.

Ранговый обнаружитель сигналов содержит согласованный фильтр 1, первый детектор 2, многоотводную линию

3 задержки, первый вычислитель 4 ранга, генератор 5 ожидаемого сигнала, сумматор 6, второй детектор 7, второй вычислитель 8 ранга, блок 9 вычисления вероятности, вычитатель

10, накапливающий сумматор 11, перемножитель 12, решаюций блок 13, первый и второй дополнительные сумматоры 14 и 15, блок 16 коррекции, синхронизатор 17. Первый и второй вычислители 4 и 8 ранга содержат N компараторов 18 и сумматор 19, блок

9 вычисления вероятности содержит делитель 20 на два, К-разрядный регистр 21 сдвига, первый сумматор 22, первый блок 23 вычитания, второй сумматор 24, делитель 25 íà К, второй блок 26 вычитания, делитель 27 на и, третий сумматор 28, N-разрядный регистр .29 сдвига, накапливающий сум матор 11 содержит сумматор 30 и блок

31 памяти, решающий блок 13 содержит первый пороговый блок 32, второй пороговый блок 33, и элемент ИЛИ 34, блок 16 коррекции содержит делитель

35, первый перемножитедь 36, (М+1)разрядный регистр 37 сдвига, счетчик 38 и второй перемножитель 39, синхронизатор 17 содержит счетчик

40 периодов наблюдений, формирователь 41 адреса, генератор 42 тактовых импульсов, счетчик 43 решений и блок 44 сравнения.

Ранговый обнаружитель сигналов работает следующим образом.

Исследуемый процесс после .оптимальной фильтрации в согласованном фильтре 1 и детектирования в первом детекторе 2 поступает на первый вычислитель 4 ранга и многоотводную означает усреднение по каналам дальности и периодам наблюдений). При неискаженной опорной выборке величина R проходит через второй сумматор

15 беэ изменения и попадает на вто50 рой вход перемножителя 12. На выходе перемножителя 12 получаем (индексы и К опускаем) Величина Z„сравнивается в решающем блоке 13 с двумя порогами, установленными по заданным вероятностям ошибок по последовательному правилу.

В случае обнаружения сигналов с второго выхода решающего блока 13 на первый вход блока 16 коррекции поступают импульсы обнаружения, указывающие на необходимость введения

65 линию 3 задержки. Первый вычислитель

4 ранга производит вычисление ранга сигнала исследуемого канала относительно отсчетов М предыдущих .каналов. Ранг r и " и-го периода наблюдения, (E + К)-ro канала дальности (поступает на второй вход вычитателя

10, на первый вычитающий вход которого подается величина 0,5 (г,," +

+ М/2) с первого выхода блока ™9 вы10 числения вероятности, где r к является оценкой среднего значения ранга в Р-ом канале дальности для случая присутствия в нем ожидаемого сигнала. Эта оценка производится

15 в блоке 9 вычисления вероятности путем усреднения рангов каналов r > в которых присутствует расчетный сигнал (j = Г, ), ло К предыдущим элементам дальности. Значения рангов каналов r вычисляются во втором вычислителе 8 ранга.

С выхода вычитателя 10 результатов вычитания

S = r " — 0,5(r 1„+ М/2) поступает в накапливающий сумматор

11, где складывается с суммой ранее записанных величин S„ „ за (n-1) прее+к дыдущих периодов наблюдений. Из накапливающего сумматора 11 сумма

1 t1 д,.ф

З0 5 = 5. поступает на первый

П . „1

1= сумматор 14. В случае неискаженной спорной помеховой выборки, т.е. при наличии в ней только помеховых отсчетов сумма Я поступает через первый сумматор 14 на перемножитель

12 не изменяя своей величины (второе слагаемое-поправка равно нулю).

С второго выхода блока 9 вычисления

40 вероятности на первый вход второго дополнительного сумматора 15 поступает величина R = г „ — М/2, где г ли - оценка среднего значения ранга исследуемого канала (для случая присутствия в нем сигнала) за все предыдущие периоды наблюдения ("="

970291 коррекции в М последующих вычислениях Z Нз блока 16 коррекции на вторые входы первого 14 и второго

15 сумматоров поступают соответственно значения поправок a R(A) и aS„(A) к сомножителям R и Эп, где — число сигналов, попавших в опорную выборку. В результате на выходе первмно.жителя 12 образуется скорректированное значение Z"„= (R + ьй) (5п +4Я

Нетрудно показать, что ьй = Л ° 1/2, а a S =3 n/4. При принятии какого либо терминального реиения (об обнаружении или необнаружении сигнала) на первом выходе реиающего блока 13 появляются импульсы принятия реие- 15 ния, которые поступают в синхрониэа" тор 17. После принятия решения во всех анализируемых каналах с второго выхода синхронизатора 17 на второй вход накапливающего сумматора 11 20 поступает импульс очистки и установки в исходное состояние. С третьего выхода синхронизатора 17 в накапливающий сумматор 11 в процессе работы поступают сигналы синхронизации 25 в соответствии с анализируемыми каналами. С первого выхода синхронизатора 17 на вторые входы блока 9 вычисления вероятности и блока 16 кор" рекции поступает информация о номере З-0 текущего периода наблюдения и а с четвертого выхода синхронизатора 17 на .эти же блоки поступают тактовые импульсы сдвига с периодом, равным одному элементу разрешения во вре- 35 мени (фиг. 8 эпюра В).

1. Первый вычислитель 4 ранга (фиг.2) работает следующим образом.

Поступающий на его M+1-й вход исследуемый сигнал сравнивается 40 в М компараторах 18 с опорными помеховыми отсчетами, поступающими на первые входы компараторов 18 с соответствующих выходов линии 3 задержки. Превышение сигналом помехи вызывает появление на выходах соответствующих компараторов 18 уровнейчогической "1", непревыиеwe индицируется логическим нулем. Результаты сравнения поступают на соответствующие из М входов сумматора 19, который суммирует их. В результате на выходе сумматора 19 появляется значение ранга исследуемого сигнала, выраженное в двоичном цифровом коде. Таким образом, вычислитель 4 ранга вычисляет ранг исследуемого сигнала и осуществляет переход от аналоговой формы отображения информации к цифровой.

Второй вычислитель 8 ранга имеет точно такую же структуру как и первый и работает аналогичным образом.

Блок 9 вычисления вероятности (фиг. 31 работает следующим образом.

На вход К-разрядного. регистра 21 65 сдвига поступает ранг Ге„„ канала, в котором присутствует смесь ожидаемого сигнала с действующей помехой, с выхода второго вычислителя 8 ранга. С приходом на второй вход блока

9 вычисления вероятности импульса сдвига (период следования которого равен длительности, интервала разрешения) ранг r 1„ записывается в пер -вые ячейки К-разрядного регистра 21 сдвига. Через К тактовых импульсов в регистре окажутся записаннымй веЛИЧИНЫ Г > Г 1 ) е ° ° У Г

Е. Е11 Е+1< -1 соответствующие К последним элементам дальности, которые суммируются в сумматоре 24 и делятся на число

К в делителе 25, на выходе которого вел ичи на

2 г

11 равная среднему значению r„; эа К последних элементов разрешения, является оценкой среднего значения ранга смеси сигнала с помехой в данном периоде наблюдений.

После сложения в сумматоре 22 с М/2 и деления полученного результата в делителе 20 на два величина

- a++1 М

0,5(г1„+ +) поступает на второй выход блока 9 вычисления вероятности °

Величина г „„ вычисляется по рекуррентному правилу для среднего значения и равна

УЕ К 1 (г <+1 ГЕ+К ), . УЕ+а

3п Г 1п 1п-1 причем среднее значение ранга эа предыдущие и-1 период хранится в

N-разрядном регистре 29 сдвига, имеющем число ячеек N, равное числу элементов разрешения всего устройства.

Второй блок 26 вычитания осуществляет вычитание иэ г Е+" постоянного числа M/2 и, таким образом, на первом выходе блока 9 вычисления вероятности появляется величина ге

- М/2, используемая как и.величина

: Е+1а

0,5 ° (г„„+ М/2) на втором выходе, для вычйсления значения Z

Накапливающий сумматор 11 (фиг. 4) работает следующим образом.

С выхода вычитателя 10 результат вычитания

S = "„ "- 0,5 (-. ". М/г) поступает на первый вход сумматора

30, на второй вход которого иэ блока

31 памяти поступает сумма ранее записанных величин S „" эа (n-1) предыдущих периодов наблюдений в соответствующем канале. Результи970291

Формула изобретения

1. Рангоный обнаружитель сигналов, содержащий последовательно включенные согласованный фильтр, первый детектор, многоотводную линию за6S рующая сумма с выхода сумматора 30 поступает далее на первый сумматор

12, а также запоминается в блоке

31 памяти. Второй и третий входы блока 31 памяти являются соответственно входом сброса и адресным входом блока памяти.

Решающий блок 13 (фиг. 5) работает следующим образом. Поступающая на его вход статистика Z сравнивается в первом и втором пороговых блоках 32 и 33 с порогами A и В, соответственно. Если выполняется одно из соотношений 2 „, и или

Z> 4 В, то на выходах соотнетстнующих пороговых блоков появляются логические "1" (считаем, что второй пороговый блок 33 имеет инверсный . выход). Появление уровня логической "1" на выходе кэ любого пороговых блоков приводит к появлению уровня логической единицы на выходе элемента ИЛИ 34, что означает принятие решения. Принципиально на первом и втором выходах решающего блока, соответственно, возможны следующие состояния:

0 0 — решение не принято;

1 0 — принято решение об отсутствии сигнала;

1 1 — принято решение о наличии сигнала.

Елок 16 коррекции (фкг. 6) работает следующим образом. На первый вход (М+1)-разрядного регистра 37 сдвига и второй вход счетчика 38 поступают импульсы, соответствующие обнаружению сигнала. Счетчик 38 подсчитывает число обнаружений Ъ, которое поступает соответственно на второй и первый нходы первого и второго Зб и 39 дополнительных неремножктелей. На первый вход первого перемножитедя 36 подается значение текущего числа периода испытаний, поделенное в делителе 35 на

4, т.е. n/4, а на второй вход второго перемножктеля 39 подается число 1/2. На выходах первого и второго перемножителей Зб и 39 обраэонываются соответствующие значения поправок агап к ьК. Сдвиг информации в (М+ 1)-разрядном регистре 37 сдвига осуществляется синхронно с прохождением исследуемых каналов импульсами, поступающими с синхронизатора 17 на тактовый вход регистра 37.

В конечном счете импульсы обнаружения попадают в (М+1)-ю ячейку регистра 37 сдвига, что означает выход соответствующего искажающего сигнала иэ опорной выборки. Импульс с (М+1)-й ячейки регистра 37 сдвига попадает на первый (реверсивный) вход счетчика 38 и уменьшает величину 3 на 1, что соответственно уменьшает коррек5

10 !

55 тируюшие поправки. Очевидно, что при л = 0 поправки будут нулевыми.

Синхронизатор 17 (фиг. 7) работает следующим образом. Со нттрого выхода генератора 42 тактовых импульсон поступают импульсы, период следования которых равен длительности интервала разрешения (эпюра В фиг.8).

Эти импульсы поступают с первого выхода синхронизатора 17 на блоки 9 и 16 вычисления вероятности и коррекции, осуществляя синхронизацию содержащихся в них сдвиговых регистров, к на нход формирователя 41 ад-, реса, вызывая изменение числа в дноичном коде на его выходе, соответствующее определенному адресу в блоке памяти накапливающего сум 1атора 11.

С перного выхода генератора 42 тактовых импульсов на второй вход счетчика 40 периодон наблюдений и Hà первый вход (нход сброса) счетчика 43 решений поступают импульсы, период следования которых равен периоду наблюдений {зпюра А, фиг. 8). Счетчик 40 периодов наблюдений производит подсчет числа импульсов и выдает соответствующую информацию на четвертый вьмод синхронизатора. С входа синхронизатора на второй вход счетчика 43 решений с выхода решающего блока 13 поступают импульсы, число которых за период наблюдения равно числу принятых решений. После окоича" ния каждого периода наблюдения счетчик 43 решений обнуляется задним фронтом импульса, поступающего на первый вход счетчика 43 решений.

Подсчитанное число решений поступает на первый вход блока 44 сравнения, на нторой вход которого подается константа, равная числу исследуемых каналон. Если число решений равно числу каналов, =o на выходе блока

44 сравнения появляется импульс, обнуляющкй счетчик 40 периодон наблюдений. Этот же импульс поступает на третий ныход синхронизатора 17, являющийся выходом обнуления устройства.

Предлагаемое устройство по сравнению с известным обеспечивает увеличение вероятности правильного обнаружения при наличии нескольккх сигналов в пределах опорной выборки.

Это увеличение при наличии сигнала в одном соседнем, в пределах опорной выборки, канала составляет от 8 до 4ЦЪ н зависимости от ичтенсизности сигнала н исследуемом канале.

970291 держки, М отводов которой соединены с соответствующими М входами первого вычислителя ранга, (И+ 1) -й вход которого соединен с выходом первого детектора, последовательно включенные генератор ожидаемого сигнала, сумматор и второй детектор, последонательно включенные второй вычислитель ранга, блок вычисления вероятности, нычитатель и накапливающий сумматор и последовательно включен- 1О ные перемножитель и решающий блок, при этом выход согласованного фильтра соединен с вторым входом сумматора, И входон второго вычислителя ранга соединены с соответствующими

М выходами многоотводной линии задержки, à (t4+1)-й вход с выходом второго детектора, выход первого вычислителя ранга соединен с вторым входом вычитателя, о т л и ч а ю щ и йс я тем, что, с целью увеличения вероятности правильного обнаружения при наличии нескольких сигналов в пределах опорной выборки, введены первый и второй дополнительные сумматоры, блок коррекции и синхронизатор, при этом выход накапливающего сумматора соединен с первым входом первого дополнительного сумматора, второй вход которого подключен к первому выходу блока коррекции, выход ЗО первого дополнительного сумматора соединен с первым входом перемножителя, второй вход которого через второй дополнительный сумматор подключен к второму выходу блока вычис- 35 ления вероятности, нторой выход блока коррекции подключен к второму входу второго дополнительного сумматора, вход синхронизатора и первый вход блока коррекции подключены со- 4Р ответственно к первому и второму выходам решающего блока, вторые входы блоков вычисления вероятности и коррекции объединены и подключены к первому ныходу синхронизатора, втоРой 4$ и третий выходы которого соединены с одноименными входами накапливающего сумматоРа, а четвертый выход синхронизатора соединен с третьими входами блоков нычисления вероятности и коррекции.

2. Обнаружитель сигналов по п. 1 о т л и ч а ю."шийся тем, что вычислитель ранга содержит М компараторов, выходы которых соединены с соответствующими из М входов сумматора, при этом M входами, (М+1)-м входом и выходом вычислителя ранга соответственно являются первые входы

М .компараторов, соединенные между собой вторые входы М компараторов и выход сумматора.

3. Обнаружитель сигналов по п. 1, отличающийся тем, что блок вычисления вероятности содержит делитель на дна, K-разрядный регистр 65 сдвига, первый сумматор, первый блок вычитания, последовательно соединенные второй сумматор, делитель на К, второй бпок вычитания, делитель на п, третий сумматор и N-разрядный регистр сдвига, при этом каждый из

К выходов К-разрядного регистра сднига соединен с соответствующим входом второго сумматора, выход N-ro разряда N-разрядного регистра сдвига соединен с вторыми входами второго блока вычитания и третьего сумматора, первый ахоП первого блока вычитания подключен к выходу первого разряда

N-Разрядного регистра сдвига, первый вход и выход перного сумматора соответственно подключены к второму выходу делителя на К и входу делителя на дна, вторые входы первого сумма- тора и первого блока вычитания являются входами сигналов коэффициентов, тактовые входы К и N-разрядных регистров сдвига соединены между собой, а первым, вторым и третьим входами и первым и нторым выходами блока вычисления вероятности являются соответственно информационный вход К-разрядного регистра сдвига, объединенные тактовые входы К и Nразрядных регистров сдвига и второй вход делителя на и и выходы первого блока вычитания и делителя на два.

4. Обнаружитель сигналов по и. 1, отличающийся тем,что накапливающий сумматор содержит последовательно включенные сумматор и блок памяти, выход которого соединен с вторым входом сумматора, при этом первым, вторым и третьим входами и выходом накапливающего сумматора соответственно являются второй вход сумматора, второй и третий входы блока памяти и выход сумматора.

5. Обнаружитель сигналов по и. 1, отличающийся тем, что решающий блок содержит первый пороговый блок и последовательно соединенные второй порогоный блок и элемент ИЛИ, второй вход которого подключен к выходу первого порогового блока, входы первого и второго пороговых блоков объединены и янляются входом решающего блока, а выходы элемента ИЛИ и первого порогового блока являются соответственно первым и вторым выходами решающего блока. б. Обнаружитель сигналов по п. 1, о тли чающий с ятем,что блок коррекции содержит последовательно соединенные делитель и первый перемножитель, а также последовательно соединенные (И+1) -разрядный регистр сдвига, счетчик и второй перемножи- тель, при этом первый вход (М+ l )разрядного регистра сдвига соединен с вторым нходом счетчика, выход которого соединен с вторым входом

970291

tX

tpuz. f первого перемножителя, причем информационный и тактовый входы (М+1)разрядного регистра сдвига и вход делителя являются соответственно первым, вторым и третьим входами блока коррекции, первым и вторым выходами которого соответственно являются выходы первого и второго перемножителей.

7. Обнаружитель сигналов по п. 1, о т л и ч а ю ш и и с я тем, что. синхронизатор содержит формирователь адреса и последовательно включенные генератор тактовых импульсов, счет чик решений, блок сравнения и счетчик периодов наблюдений, соединенный своим вторым входом с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом формирователя адреса, при этом входом и первым, вторым, третьим и четвертым выходами синхронизатора соответственно являются второй вход счетчика решений, второй выход генератора тактовых импульсов, выход формирователя адреса, выход блока сравнения

10 и выход счетчика периодов наблюдений.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 566218, кл. G 01 S 7/30, 1975 (прототип) .

970291

Г 1

ПЛ.. Л (Рие. Ф

Составитель В. Иванов

Редактор Н. Гришанова Техред Л;Пекарь Корре ктор О. Билак

Ю» Ю М

Закаэ 8382/56 Тираж 717 Подписное

ВНИИПИ Государственного комитета СССР по делам ивобретений и открытий

113035, Москва, Ж- 35, Раумская наб., д. 4/5

Филиал ППП "Патент", г ° Ужгород, ул. Проектная, 4