Устройство для контроля магистралей в эвм

Устройство для контроля магистралей в эвм

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик

«»970376

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 01. 04. 81 (21) 3268843/18-24 с присоединением заявки ¹ (31)М Кл з

G 06 F 11/26

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 30.10.82.Бюллетень №40 (53) УДК 681. 326. 7 (088.8 ) Дата опубликования описания 30. 10.82

Н.Р. Андронатий, С.В. Афанасьев, Г.A Белых, е(.т-(фЯЗЯД

М.П. Бурдиян, В.В. Гринь и A.Ã. Логвиненк9 1 ТГИТЧ0.

"; )ЯЖЕСКЬ:".

ЬИБ ЧНОТЕКА. г. (72) Авторы изобретения (71) Заявитель (54 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МАГИСТРАЛЕЙ В ЭВМ

Изобретение относится к вычислительной технике и может быть испо.льзовано для контроля цифровых вы-. числительных машин.

Известно устройство для контроля управлякщих систем, в котором при записи (считывании) информации . в оперативное запоминающее устройство формируется дополнительный контрольный разряд, равный сумме контрольных разрядов адреса и слова, что позволяет обнаружить чтение по неправильному адресу, а также искажение информации (1).

К недостаткам указанного устрой« ства следует отнести затраты значительного оборудования для формирования контрольного разряда и увеличение разрядности оперативного запоминающего устройства, что во многом нерационально или даже невозможно. .Наиболее близким по своей технической сущности к предлагаемому является устройство для контроля магистралей в ЭВМ, содержащее схему контроля на четность, соединенную с выходным регистром запоминающего устройства и схему управления, вход которой подключен к выходу схеват, контроля на четность, входные и .выходные вентили, сумматор по модулю два, входы которого соединены с

Выходами входных вентилей первые входы которьпс соединены со схемой управления, а вторые с выходным регистром запоминающего устройства.

При этом выходы сумматора устройства по модулю два соединены с входами выходных вентилей, вторые входы которых соединены со схемой управления, а выходы входных вентилей — с входами выходного регистра запоминающего устройства t2>.

15 .Недостатками данного устройства является отсутствие контроля адресных магистралей, а также то, что контроль по четности осуществляется

На выходном регистре запоминающего устройства, что не исключает искажения.информации на регистре команд цифровой вычислительной машины (ЦВМ ), кроме того необходимо подключение реальных внешних устройств для пол25 ной проверки ЦВМ.

Ъ

Цель изобретения повышение дос-. товерности контроля магистралей

ЭВМ»

Поставленная цель достигается тем, что устройство для контроля ма970376

4 гистралей ЭВМ содержит регистр операнда, блок контроля,по четности, группу выходных элементов И, выходы которых являются группой информационных выходов устройства, а также дополнительно введены регистр 5 адреса, схема сравнения адреса, схема сравнения операндов, первый, второй, третий, .четвертый и пятый элементы И, элемент НЕ, триггер со счетным входом, AS -триггер, nep- f0 вый и второй блоки выделения адреса, формирователь адреса, причем первый информационный вход устройства соединен с информационными входами регистров операнда и адреса„ f5 информационные выходы которых соединены соответственно с первыми входами схем сравнения адреса и операндов, второй информационный вход устройства соединен с входом 20 блока контроля по четности и с вторым входом схемы сравнения операндов,. выход которой соединен с первым входом первого элемента И и через элемент HE с первым входом второго элемента И, адресный вход устрой- .

25 ства соединен с входами первого и второго блоков выделения адреса и с вторым входом схемы сравнения адреса, выход которой соединен с вторыми входами первого и второго элеменЗ0 .тов И, выход первого элемента И соединен с первыми входами(выходных элементов И группы и с входом A ЙВ-триггера, единичный вьжод которого соединен с первым входом третьего эле З5 мента И и с блокированным выходом устройства, выход первого блока выделения адреса соединен с 5-входом

RS-триггера, выход второго блока выделения адреса соединен со счет- 40 ным входом триггера, со счетным входом и с первыми входами четвертого и пятого элемента И, выходы которых соединены с управляющими входами соответственно регистров адреса и опе- 45 д анда„ единичный и нулевой выходы триггера со счетным входом соединены соответственно с вторыми входами четвертого и пятого элементов

И, третьи. входы которых соединены . 50 с тактовым входом устройства, выход формирователя адреса соединен с вторыми входами выходных элементов

И,группы, выход блока контроля по четности соединен с вторым .входом етьего элемента И, выход которо.является первым контрольным выхо". дом устройства, выход второго элемента И является вторым, контрольным выходом устройства.

На фиг. 1 приведена структурная схема устройства для контроля магистралей в ЭВМ; на фиг.. 2 - пример выполнения схеьы формирователя адреса, который в двоично-восьме, ричном коде формирует адрес 622 65 (110 010.010); на фиг. 3 - пример выполнения .схемы блока выделения адреса, который выдает на выходе логическую "1" при входном адресе

10110101; на фиг. 4 — блок-схема алгоритма работы контролируемой ЭВМ с устройством для контроля магистралей в ЭВМ.

Устройство 1 для контроля магистралей в BBM (фиг. 1) включает регистр 2 адреса, регистр 3 операнда, схему 4 сравнения адреса, схему 5 сравнения операнда, элемент И

6, элемент НЕ 7, элемент И 8, AS-триггер 9, группу 10 выходных элементов И, формирователь 11 ад- реса, блоки 12 и 13 выделения адреса, элемент И 14, блок 15 контроля по четности, элементы И 16 и 17, триггер 18 со счетным входом.

Устройство включает также узлы ЭВМг регистр 19 числа, .регистр 20 команд, блок 21 приоритета, блок 22 синхронизации, счетчик 23 команд дешифратор 24 команд. При этом в устройстве 1 для контроля магистралей в ЭВМ информационные входы регистра

2 адреса и регистра 3 операнда соединены с первым информационным входом устройства, информационные выходы регистра 2 адреса и регистра 3 операнда соединены соответственно с первыми входами схемы 4 сравнения адреса и схемы 5 сравнения операнда, выход которой соединен с первым входом элемента И б и через элемент НЕ

7 с первым вхсдом элемента И 8, выход которого является вторым контрольным выходом устройства, выход элемента

И 6. соединен с R -входом RS -триггера 9 и первым входом группы 10 выходных элементов И, второй вход которого соединен с выходом формирователя 11 адреса, а выходы группы

10 выходных элементов являются информационными выходами устройства, адресный вход устройства соединен с входами блоков 12 и 13 выделения адреса и вторым входом схемы 4 сравнения адреса, выход которой соединен с вторыми входами элементов И б и

8, первый вход элемента И 14 соединен с выходом AS-триггера 9, являющнмся блокирующим выходом устройства, второй вход элемента И 14 соединен с выходом блока 15 контроля по четности, входы которого соединены с вторыми входами схемы 5 сравнения операнда и вторым. информационным входом устройства, первые входы элементов И 16 и 17 соединены с выходом блока 13 выделения адреса и со счетным входом триггера 18,единичный и нулевой выходы которого соединены соответственно с вторыми входами элементов И 16 и 17, третьи входы которых соединены с тактовым вхо970376

I дом устройства, выходы элементов И

16 и 17 соединены соответственно с управляющими входами регистра 2 адреса и регистра 3 операнда, выщэд блока 12 выделения адреса соединен с

S-входом RS триггера 9, а выход элемента И 14 является первым контрольным выходом устройства.

При этом первый информационный вход устройства соединен с выходом регистра 19 числа, второй информационный вход устройства соединен с выходом регистра 20 команд, первый и второй контрольные выходы устройства соединены соответственно с первым и вторым входами блока 21 при- 15 оритета, тактовый вход устройства соединен с выходом блока 22 .синхрони; зации, информационные выходы устройства соединены с входами :» летчика 23 команд, выходы которого соединены с 2q адресным входом устройства, блокирующий выход устройства соединен с входом дешифратора 24 команд. Цепи сброса на фиг. 1 условно не показаны. 25

Формирователь 11 адреса .(фиг. который в двоично-восьмеричном коде ,формирует адрес 622 (110 010 010 ), включает входную шину 25 нулевого потенциала, выходную шину 26 нулевого потенциала,-элемент НЕ 27, шину логической единицы 28, шины адреса 29.

На фиг. 3 показан пример выполнения схемы блока 12 выделения адреса, которая выдает на выходе логическую "1", при входном адресе 10110101. Схема блока 12 включает входы схемы 30, элементы HE 31, многовходовой элемент И 32.

Блок-схема алгоритма работы контролируемой ЭВМ с устройством для контроля магистралей в ЭВМ (фиг. 4) содержит блок 33 начала программы, блок 34 обнуления счетчиков програм- 45 ьы,,блок 35 контрольного суммирования информации запоминающего устройства команд, блок 36 условия равен- ства полученной контрольной сумьы ! с эталоном, блок 37 формирования,@ признака неисправности запоминающего устройства, блок 38 поиска в массиве запоминающего устройства (ЗУ) прямого и соответствующего ему обратного адреса с ненулевой информацией, блок 39 условия нахождения прямого и обратного адреса с ненулевой информацией, блок 40 формирования признака отсутствия прямого и соответствующего ему обратного адреса с ненулевой информацией, блок 41 запоминания прямого и обратного адреса в ячейках оперативного запоминающего устройства, блок 42 последовательной посылки прямого, обратного и последнего. адресов и инфор- 6$ мации по ним на регистр числа конт ролируемой ЦВМ, формирования +1 на счетчике адреса А1 и на счетчике внутренних циклов, формирования на счетчике команд ЦВМ адреса А1, блок

43 условия равенства счетчика внутренних циклов О, блок 44 условия равенства счетчика адреса А1 двум, блок

45 обнуления счетчика адреса А1; формирования на счетчике команд ЦВМ адреса А2, безусловного перехода на начальный адрес массива ЗУ, блок 46 условия равенства адреса и информации по магистралям чисел и команд, блок 47 формирования признака неисправности адресных магистралей, блок

48 формирования адреса АЗ для безусловного перехода. Блоки 46 — 48 реализуются аппаратно в устройстве 1 контроля. Кроме того, сюда входят блок 49 условия зацикливания, блок 50 останова и блок .

51 конца.

Устройство 1 для контроля магистралей в ЭВМ работает следующим образом.

С помощью инженерного пульта управления ЭВМ производится запуск программы контроля фиг. 4, поз.

33-51 ), по которой вначале производится обнуление счетчиков программы, суммирование информации с запоминающего устройства, по магистрали операндов и сравнение полученной контрольной суммы с эталоном (фиг. 4, ;поз. 33-37) . Этим проверяется магистраль чисел в процессоре и самозапоминающее устройство. Далее согласно фиг. 4, поз. 38 производится поиск прямого и обратного адреса в массиве запоминающего устройства (ЗУ ), по которым в ЗУ хранится нулевая. информация. Если такие адреса будут найдены, то они запоминаются в ячейках оперативного запоминающего уст.ройства (ОЗУ ) ЭНМ, в противном случае формируется признак отсутствия прямого и обратного адреса с ненулевой информацией (фиг. 4, поз.

39-41 ). Поиск прямого. и обратного адреса происходит при выборке ин-, формации с ЗУ по магистрали чисел, которые предварительно уже проверены.

Определенный таким образом прямой адрес передается с ячейки ОЗУ в ЭВМ в регистр 19 числа (фиг.1) и происходит формирование на счетчике 23 команды (фиг. 1) адреса А1. Блок 13 выделения адреса выдает сигнал логической "1", по которому триггер

18 со счетным входом устанавливается в "1". С прямого выхода триггера

18 сигнал логической "1" подается на второй вход элемента И 16, на первый вход которого подается сигнал "1" с блока 13 выделения адре са А1 а на третий вход — сигнал

970376 синхронизации с блока 22 синхронизации. .Сигнал с выхода элемента И 16 поступает на управляющий вход регистра

2 адреса и прямой адрес с регистра

19 числа заносится в регистр 2 адреса, Далее, поскольку значения счетчиков внутренних циклов (фиг. 4, поз ° 43 ) и счетчика адреса А1 (фиг.4, поз. 44 ) равны 1, происходит возврат в программе контроля (к фиг.4, поз. 42 ). На регистр 19 числа посылается уже информация с запоминающего устройства команд по прямому адресу и происходит добавление +1 в счетчик адреса А1 и формирование на счетчике 23 команд адреса Al.

Триггер 18 со счетным входом срабатывает второй раз и сигнал логической "1" появляется уже на нулевом выходе триггера, Поэтому сигнал "1" с элемента И 17 подается на управляющий вход регистра 3 операнда и информация с регистра 19 числа заносится в него. Таким образом в регистре 2 адреса хранится прямой адрес, а в регистре 3 операнда — информация по этому адресу в ячейке массива ЗУ команд, которые были занесены B соответствующие регистры по магистра ли чисел. Далее происходит обнуление счетчика адреса А1 формирование на счетчике 23 команд ЭВМ адреса А2 и безусловный переход на начальный адрес ЗУ команд (фиг. 4, поз. 45 ).

На выходе блока 12 выделения появляется сигнал логической "1" и Ю -триггер 9 устанавливается в "1", которая подается через блокирующий. выход устройства на вход дешифратора 24 команд.

Этим запрещается исполнение команд в процессоре и подключается через первый контрольный выход к блоку 21 приоритета через элемент И

14, блок 15 контроля по четности, соединенный с регистром 20 команд.

В процессоре запрещается исполнение команд, т.е. команды выбираются на регистр 20 команд, но не исполняются. Таким образом происходят, начиная с начального адреса ЗУ, выборы команд. на регистр 20 команд с увеличением при каждом обращении на

+1 счетчика 23 команд., Схема 4 сравнения адреса сравнивает текущее значение на счетчике 23 команд с прямым адресом на регистре

24едреса, а схема 5 сравнения опе.ранда сравнивает информацию на регистре 3 операнда с информацией на регистре 20 команд. Когда произойдет сравнение указанных значений, на выходе элемента И 6.появится сигнал логической "1", который подается на первый вход группы 10 выходных эле- . ментов И и вход Ь ЙЗ -триггера 9.

Да выходе R9 -триггера появляется ло.

Формула изобретения

Устройство для контроля магистралей в ЭВМ, содержащее регистр операнда, блок контроля по четности, группу выходных. элементов И, выходы которых являются группой информационных выходов устройства, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит регистр адреса, схему

6D

6S гический "0", который через первый блокирующий выход устройства поступает в дешифратор 24 команд и разрешает исполнение команд в процессоре.

Одновременно с формирователя 11 адре

5 са через группу 10 выходных элементов И в счетчик 23 команд заносится адрес А3 по которому хранится команда перехода на поз. 42(фиг. 4 т.е. происходит возврат в программу

10 контроля, где повторяется описанный выше процесс для обратного и последнего адреса ЗУ команд.

После этого на счетчике внутренних циклов (фиг. 4, поэ 43 ) будет "0", так .как счетчик двухразрядный, и происходит переход на поз. 49 (фиг,4 ), где описанный выше процесс контроля может повторяться. Если яа выходе схемы 4 сравнения адреса логичес2p,êàÿ "1", а на выходе схемы 5 сравнения операнда "0", то на выходе элемента И 8 будет логическая "1", которая через второй контрольный выход устройства поступает в блок 21 приоритета ЭВМ и сигнализирует о неисправности адресных магистралей . при выборке команд, т.е.. получается, что информация по одному и тому же адресу по магистралям чисел и команд разная. Магистраль чисел была проверена ранее, контроль магистрали команд ведется блоком 15 контроля по четности, поэтому такой случай указывает на неисправность адресных магистралей при выборке коМанд.

Таким образом поз. 45 — 47 (фиг. 4) выполняются устройством 1 контроля аппаратно и описанный выше йроцесс контроля является комбинировайным.

Устройство для контроля магист40 ралей в ЭВМ обладает рядом технологических преимуществ, основными иэ которых являются контроль адресных и информационных магистралей при выборке команд без подключения реаль45 ных внешних устройств (это особенно важно в специализированных ЦВМ, использующих для хранения рабочих программ постоянные запоминающие устройства, где:.контроль адресных магист50 ралей при выборке команд беэ подключения реальных внешних устройств невозможен ), а также автоматизация процесса контроля.

970376

10 сравнения адреса, схему сравнения операндов, первый, .второй, третий, четвертый и пятый элементы И, элемент НЕ, триггер со счетным входом„, и -триггер, первый и второй блоки выделения адреса и формирователь адреса, причем первый информационный вход устройства соединен с информационными входами регистров операнда и адреса, информационные выходы которых соединены соответственно с 10 первыми входами схем сравнения адреСа и операндов, второй информационный вход устройства соединен с входом блока контроля по четности и с вторым входом схемы сравнения one- )5 рандов, выход которой соединен с первым входом первого элемента И и через элемент НЕ с первым одом второго элемента И, адресный вход устройства соединен с входами первого и второго блоков выделения адреса и с вторым входом схемы сравнения адреса, выход которой соединен с вторыми входами первого и второго элементов, И,,выход первого элемента И соеди нен с первыми входами выходных элементов И группы и с входом R RS -триггера, единичный выход которого соединен с первым входом третьего элемента И и с блокировочным выходом устройства, выход первого блока выделения адреса соединен с входом S RSтриггера, выход второго блока выделения адреса соединен со счетным входом триггера, со счетным входом и с первыми входами четвертого и пятого элементов И, выходы которых соединены с управляющими входами соответственно регистров адреса и операнда, единичный и нулевой выходы триггера со счетным входом соединены соответственно с вторыми входами четвертого и пятого элементов

И, третьи входы которых соединены с тактовым входом устройства, выход формирователя адреса соединен с вторыми входами выходных элементов

И, группы, выход блока контроля по четности соединен с вторым входом третьего элемента И, выход которого является первым контрольным выходом устройства, выход второго элемента И является вторым контрольным выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Патент Англии Р 1297836, кл. G 4 A опублик. 1972 °

2. Авторское свидетельство СССР

9 408309, кл. G 06 F 11/10, 1974 (прототип ).