Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Р (61) Дополнительное к авт. свид-ву— (22) Заявлено 300381 (21) 3266649/18-24 с присоединением заявки М—

Союз Советскик

Социалистических

PecnySnw

«»972589 (Уg) М g+ 3

G 11 С 11/00

Государственный комитет

СССР

23 Приоритет— енинградский ордена Ленина электротехнический институт кч. В.И.Ульянова (Ленина) (71) Заявитель (54) ЛОГИЧЕСКОЕ ЗАПОМИНШЛЯЕЕ УСТРОЙСТВО

Поставленная цель достигается тем, что в . логическое за поми нающе е устройство, содержащее накопитель, оснонной регистр числа, блок анализа информации, логические блоки, элемен25 ты ИЛИ; первую и вторую группы элементов И, причем информационные входы накопителя подключены к выходам логических блокон, входы которых соединены с выходами элементон

3О ИЛИ, одни иэ входов которых подклю чены к выходам элементон И первой и (Изобретение относится к запоминаюдим устройствам.

Известно логическое запоминающее устройство, содержащее дешифратор адреса, блок памяти, соединенный информационными входами с выходами управляющих логических. блоков, регистр адреса, регистр слона, управляющие шины t1).

Недостатком этого устройства является невозможность выполнения операций кодирования-декодирования информации рекурентным (сверточным) кодом с избыточностью 0,5 °

Наиболее близким техническим решением к изобретению является логическое запоминающее устройство, содержащее модуль памяти, состоящий из регистра адреса, соединенного с дешифраторсм адреса, выходы которого подключены к входам матрицы памяти, управляющие логические блоки, элементы И левого сдвига на один разряд, регистр слова, элементы И анализа состояния регистра слова, элементы ИЛИ, триггер анализа содержимого регистра слова, управляющие шины.

Это устройство выполняет логические операции, операции кодированиядекодирования информации циклическим ,кодом с исправлением одной ошибки.

Кроме того, данное логическое эапоминаюцее устройство может выпол-. нять операцию кодирования-декодирования информации рекуррентным (свер. точным) кодом с избыточностью 0,5.

При этом исключается возможность размножения ошибок(2j.

Недостатком этого устройства является низкое быстродействие при выполнении операций кодирования-декодиронания информации рекуррентным (сверточным) кодом с избыточностью

0,5.

Целью изобретения является увели l5 чение быстродействия при выполнении операций кодирования-декодирования информации рекуррентным (снерточным) кодом с избыточностью 0,5.

972589 второй групп, выходы основного регистра числа подключены ко входам блока анализа информации и к информационным входам элементов И первой группы ! и элементов И второй группы, кроме последнего, управляющие входы которых соединены с одними из управляющих входов устройства, введены муль— типлексор, первый и второй дешифраторы, первый второй и третий счетчики адреса, элементы И,триггеры, счетчик контрольных символов, дополнительный регистр числа и группы элементов И с третьей по седьмую, причем адресные входы накопителя подключеНы к выходам мультиплексора, информационные входы которого соединены с выходами счетчиков адреса, входы первого и второго дешифраторов подключены соответственно к выходам первого и третьего счетчиков адреса, выход первого элемента И подключен к первому входу первого триггера, выход которого соединен с информационным входом последнего элемента И второй группы, информационный вход второго элемента И соединен с информационным входом первого элемента И первой группы, управляющий вход — с одним из управляющих входов устройства, а выход — с входом второго триггера, выход которого соединен с первым входом третьего элемента И, выходы элементов И третьей и четвертой групп подключены к другим входам элементов ИЛИ, выходы дополнительного реФйстра числа соединены с информационными входами одних из элементов И третьей группы и с первыми информационными входами одних из элементов И четвертой группы, выходы накопителя подключены к информационным входам элементов И пятой шестой и седьмой групп, выходы элементов пятой группы соединены с однжли из входов основного регистра числа, другие входы которого подключены к выходам элементов И шестой группы, а выходы - к вторым информационным входам элементов И четвертой группы, информационньм входам других элементов И третьей группы и первым информационным входам элементов И четвертой группы, выходы элементов И седьмой группы соединены с входами дополнительного регистph числа, управляющие входы муль типлексора,дешифраторов,первого и втоого элементов И, второй и третий ходы третьего элемента И, входы счетчиков адреса и счетчика контрольных символов, второй вход первого триггера, управляющие входы элементов И групп с третьей по седьмую являются другюии управляющими входами устройства, выходами которого являются выходы дешифраторов,счетчикачисла контрольных cHMBQJIQB и третьего элемента И

Рекуррентные коды используются для повышения достоверности передаваемой информации и позволяют исправлять пачки ошибок, возникающих в результате воздействия помех(3 ).

5 Рекуррентный код с избыточностью

0,5 представляет собой последовательность кодовых символов, в которой информационные символы а чередуются с контрольными символами q.

Контрольные символы формируются сложением по модулю двух информационных символов по правилу.. о(. О С1 (1- 1) ) О-d,))

5 а;Ос(q+a) %(), d) а; ®а. ц+ ) (gsQ+q) Ч (.)4-1 j+g+4)

r,.;å d — шаг сложения или число испра.вляемых ошибок в информационной последовательности, j — 1,2,3...

Так как каждый информационный элемент участвует в формировании двух контрольных элементов, а каждый

25 контрольный элемент формируется по двум информационным, то число контрольных элементов, передаваемых в канал связи, будет равно числу информационных символов, откуда избы30 точность кода равна 0,5. Контрольный символ передается в канал связи вслед за информационным символом.

Задержка проверочных символов относительно информационных обеспечи35 вает возможность исправления ошибок рекуррентным кодом. ((ри приеме из канала связи производится декодирование информации. Возникшие в результате наличия помех

40 ошибки исправляются в том случае, если было искажено не более 2d соседних кодовых символов(или 0 информационных).

На фиг. 1 изображена структурная схема предлагаемого устройства, на

45 фиг.2 — распределение памяти логического запоминающего устройства по сегментам при декодировании.

Логическое запоминающее устройство (фиг.1) содержит блок 1 анализа информации, п-разрядный накопитель 2, муль— типлексор 3, первый 4, второй 5 и третий б счетчики адреса, соответствующие первому, второму и третьему сегментам памяти, первый 7 и второй 8 дешифраторы, служащие соответ55 ственно для дешифрации числа слоев и числа символов t=3d+1 и и, логические блоки 9, элементы ИЛИ 10, первую 11 и вторую 12 группы элементов И, используемые соответственно

60 при прямой записи и первом сдвиге на один разряд, первые триггер 13 и элемент И 14, вторые элемент И 15 и триггер 16, третий элемент И 17 третью 18 и четвертую 19 группы эле,65 ментов И, используемые соответствен972589

Формула изобретения

Логическое запоминающее устройство, содержащее накопитель, основной регистр числа, блок анализа информации,.логические блоки, элементы ИЛИ, первую и вторую группы эле" ментов И, причем информационные входы накопителя подключены к выходам логических блоков, входы которых совдинены с выходами элементов ИЛИ, одни из входов которых подключены но при правом сдвигe ne d разрядов и образовании полинсма ошибки, счет! чик 20 контрольных символов, регистр

21 числа, дополнительный d-разрядный регистр 22 числа, пятую 23, шестую 24 и седьмую 25 группы элементов И, используемые при выполнении суммирования по модулю два и при прямом чтении из накопителя 2, управ ляющие входы и выходы устройства

26 59. 10 информационный вход j --го элемента И 18 (где i-(n-d+1)-п) подключен к (j -n+d) -му выходу регистра 22, информационный вход К-ro элемента И 18 (где К=1-(n -d) подключен к (K+d) -му выходу регистра 21. Первый информационный вход g-го элемента И 19 подключен к (j-n+d)-му выходу регистра 22, первый информационный вход К-ro элемента И 19 подключен к (K+d) -му выходу регистра 21, второй информационный вход i-го элемента

И 19 (где i. — 1-n) подключен к j -му выходу регистра 21.

Память распределена следующим образом (фиг.2) .

В ячейках первого сегмента хранятся и-разрядные слова информационных символов. В ячейках второго сегмента хранятся слова контрольных символов, формируемых при кодировании,З0 или слова проверочных символов, формируемых при декодировании. В ячейках третьего сегмента хранятся слова контрольных символов, принятых при декодировании. Первый разряд памяти 35 является старшим, т.е. память заполняется справа налево.

В качестве примера для пояснения работы логического запоминающего устройства рассмотрим реализацию вновь введенных операций.

Правый логический сдвиг на d разрядов.

Рассмотрим эту операцию над содержимым 1 сегмента памяти. В исход- 45 ном состоянии на счетчиках 4 и 5 установлены адреса ячеек Л„. и Э; первого и второго сегментов накойителя 2 соответственно. По сигналу на входе 59 содержимое ячейки A„ через элементы И 24 заносится в регистр 21. После чего значение счетчика 4 увеличивается на единицу пода— чей сигнала на вход 27 и содержимое старших (1-d) разрядов ячейки Л;<по сигналу на входе 41 через элемейты

И 25 заносится в регистр 22. По сигналу на входе 47 через элементы

И 18 производится запись содержимого d разрядов регистра 22 и (п-(d+1)) младших разрядов регист- 60 ра 21 в ячейку памяти В„по адресу, установленному на счетчйке 7.

Образование полинома ошибки.

Информация, над которой производится указанная операция, расположена 65 во втором сегменте, а результат операции помещается в третий сегмент накопителя 2. В исходном состоянии на счетчиках 5 и б установлены адреса ячеек В и С> второго и третьего cer1 ментов соответственно. В регистре

21 находится операнд Х, считанный по адресу В> установленному на счетчике 5, а в регистре 22 находится d старших разрядов операнда У, считанного по адресу В „ счетчика 5, увеличенного на едийицу. По сигналу на входе 48 производится логическое умножение на элементах И 19 d разрядов операнда Y и (n-d+1J младших разрядов операнда Х íà и разрядов операнда Х. Под действием сигналов на входах 50-53 результат записывается в ячейку C> третьего сегмента накопителя 2 по адресу, установленнсму на счетчике 6.

Сумма по модулю два.

В исходнск состоянии операнд X. считанный из ячейки Ак первого сегмента находится на регистре 21, а операнд Y — в ячейке В „ второго сегмента накопителя 2. По сигналу на входе 49 операнд У, считанный из ячейки Вк, подается на счетные входы регистра 21 через элементы И 23, в результате чего в регистре 21 устанавливается код, значение которого равно сумме по модулю два между операндами Х и Y Результат по сигналам на входах 45 и 50-53 записывается в ячейку памяти.

Преимущество предлагаемого устройства заключается в том, что операция логического сдвига на d разрядов производится в и раз,операция суммы по модулю два приМерно в 5 раз, операция проверки логического условия — в 7 раз, операция установки адреса сегмента — в 2 раза быстрее, чем в известной. Это позволяет производить кодирование и декодирование информации поименно в (0,46п+

+ 2,3) раза быстрее по сравнению с известным. Кроме того, расширена область применения устройства за счет введения схем, позволяющих производить преобразования последовательного кода в параллельный и обратно.

972589 к выходам элементов И первой и второй групп, выходы основного регистра числа подключены к входам блока анализа информации и к информационным входам элементов И первой, груп-. пы и элементов И второй группы, кроме последнего, управляющие входы которых соединены с одними из управляющих входов устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устрбйства, в него введены мультиплексор, первый и

° второй дешифраторы, первый, второй и третий счетчики адреса, элементы И, триггеры, счетчик контрольных символов, дополнительный регистр числа и группы элементов И с третьей по седьмую, причем адресные входы накопителя подключены к выходам мультиплексора, информационные входы которого соединены с выходами счетчиков адреса, входы первого и второго дешифраторов подключены соответственно к выходам первого и третьего счетчиков адреса, выход первого элемента

И подключен к первому входу первого триггера, выход которого соединен с инфомационным входОм последнего элемента И второй группы, информационный вход второго элемента И соединен с информационным входом первого элемента И первой группы, управляющий вход - с одним из управляющих входов устройства, а выход — c входом второго триггера, выход которого соединен с первым входом третьего элемента И, выходы элементов И третьей и четвертой групп подключены к другим входам элементов ИЛИ, выходы дополнительного регистра числа соединены с информационными входами одних элементов И третьей Фруппы и с первыми информационными входами одних из эле.ентов H четвертой группы, выходы накопителя подключены к информационным входам элементов И пятой, шестой и седьмой групп, выходы элементов пятой группы соединены с одними из входов основного регистра числа, другие входы которого подключены к выходам элементов И

10 шестой группы, а выходы - к вторьм информационным входам других элементов И четвертой группы,. информационным входам других элементов И третьей группы и первым информационным

15 входам элементов И четвертой группы, выходы элементов И седьмой группы соединены с входами дополнительного регистра числа, управляющие входы

Мультиплексора, дешифраторов, первого

° ъ0 и второго элементов И, второй и третий входы третьего элемента. И, входы счетчиков адреса и счетчика контрольных символов, второй вход первого триггера, управляющие входы элементов И групп с третьей по седьмую являются другими управляющими входами устрой ства, выходами которого являются выходы дешифраторов, счетчика числа контрольных символов и третьего элемен та И .

Источники информации принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 477б46, кл. G 11 С 15/00, 1974.

2. Авторское свидетель сгво СССР

35 Р 524224, кл. G 11 С 11/00, 1975 (прототип) .

3 . .Шляпоберский В. И. Основы техники передачи дискретных сообщений.

M. "Связь ", 1973, с. 71-90.

972589

Составитель В.Рудаков

Техред М. Гергель Корректор М.Демчик

Редактор Н.Гунько филиал ППП "Патент", r, Ужгород, ул. Проектная, 4

Заказ 8526/45 Тираж 622 Подписное

ВНИИПИ ГосударстВенного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5