Оперативное запоминающее устройство

Оперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свиД-ву (22) Заявлено 250581 (21) 3292223/18 24

1 с присоединением заявки № (и) м. Nn.

G 11 С 11/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

{53) УДК 681.327. . 6 (088.8) Опубликовано 071182. Бюллетень ¹41

Дата опубликования описания 07.1182

Ь p ц

- . к, П.П.Жабицкий, С.E.Tîêîâåíêo, С.П.КОтля и Юф урасенко y у ли " и ",, (72) Авторы изобретения (71 ) 3 а яв итель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЦЕЕ УСТРОЙСТВО

Изобретение относится к радиоэлектронике и может быть использовано в вычислительной и цифровой измерительной технике для запоминания и преобразования чисел, представленных многозначными кодами.

Известно устройство для запоминания многозначной информации, выполненное на основе динамических пересчетных или релаксационных схем (делителей частоты)(1).

Необходимость обеспечения динамического режима работы элементов памяти усложняет структуру оперативных запоминающих устройств н не позволяет производить преобразование информации из одной формы в другую (из фазоимпульсной в двоично-десятичную, времяимпульсную и т.п.), а наличие реактивных компонентов исключает их реализацию в виде больших интегральных схем.

Наиболее близким по технической сущности к изобретению является устройство памяти, содержащее накопитель (двоичный адресн и регистр), дешифратор адреса и регистр адреса (блоки, обеспечивающие коммутацию или выбор чисел и разрядов чисел), генератор импульсов, блок синхронизации, обеспечивающий формирование опорных меток времени и опорного двоичного или двоично-десятичного кода), сумматоры по модулю 2 и Элемент И (выполняющие функцию схемы сравнения двоичных кодов), при зтсм входы дешифратора адреса подключены к выходам регистра адреса, входы сумматоров. по модулю ? подключены к выходам накопителя, вы" ходы генератора импульсов соединены с другими входами накопителя и другими входами сумматоров по модулю 2, выходы которых подключены ко входам элемента И, выход которого является выходсм устройства.

В этом устройстве для целей запоминания последовательной многозначной фаэоимпульсной информации используется двоичный накопи=ель БИС адресно20 го регистра д оичного оперативного запоминающего устройства. В нем вход информационных сигналов соединен со входсм свнхрониэации записи накопителя, на информационные входы нако25 пителя подаются сигналы с вспомогательного генератора импульсов опорного кода, период изменения которого равен периоду следования входного сигнала.

Таким обраэсм, устанавливается одно30 значное соответствие значения опор972591 ного кода на выходе генератора и временного положения входного сигнала. Значение опорного кода запоминается в накопителе и в дальнейшем преобразуется в выходной сигнал в фаэоимпульсной форме путем сравнения кода на выходе накопителя с опорным кодом, 2).

Подобная структура обеспечивает воэможность запоминания информации, представленной только фазоимпульснычи сигналами, когда жлеется соответствие между периодом следования (временным положением) входного сигнала и цикла опорного кода °

1роме того, отсутствие взаимной временной синхронизации входного сигнала и начального значения опорного кода не позволяет по значению двоичной комбинации в накопителе однозначно судить о входной информации, т.е. устройство не обеспечивает преобразование информации иэ одной формы в другую, в нем входная и выходная информации представляются только в фаэоимпульсной форме, что сужает.области применения двоичных оперативных 25 запоминающих устройств на основе больших интегральных схем в системах с многозначным, в частности числоимпуль сным; времяимпуль сным представлением информации, когда значе- 30 ние каждого разряда кода представляется количеством импульсов или длительностью импуль сов. Ф

Целью изобретения является расширение функциональных возможностей 35 устройства за счет преобразования информации.

Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее адресный регистр, 4О одни входы которого подключены к выходам блока коммутации сигналов, вход которого подключен к первому выходу блока синхронизации, выход адресного регистра подключен к одному 45 из входов схемы сравнения и является первьм выходом устройства, другой вход схемы сравнения подключен к второму выходу блока синхронизации, дополнительно введены счетчик, триггер и элемент И, один из входов которого подключен к выходу триггера и является вторым выходсм устройства, выход элемента И является третьим выходом устройства, другой вход элемента И подключен к третьему фходу блока синхронизации, один иэ входов триггера подключен к выходу схемы сравнения и является четвертым выходом устройства, другой вход триггера подключен к первому выходу 60 блока синхронизации и к однсму иэ вхо.дов счетчика, выход которого подключен к другому входу адресного регист ра, другой вход счетчика является входом устройства. 65

На фиг. 1 представлена функциональная схема устройства, на фиг.2 и 3 — временные диаграммы его работы.

Оперативное запоминающее устройство содержит адресный регистр 1, блок коммутации сигналов, состоящий из блока 2 коммутации чисел и блока

3 коммутации разрядов, блок 4 синхронизации, включающий в себя источник 5 синхронизирующих сигналов, формирователь б опорных меток времени и генератор 7 опорного двоичнодесятичного кода, схему 8 сравнения кодов, счетный вход 9 счетчика 10, выход 11 формирователя б опорных меток времени, информационные выходы

12 счетчика 10, триггер 13, элемент

И 14, выход 15 адресного регистра 1, выход 1б схемы 8 сравнения кодов, выход 17 элемента И 14> выход 18 триггера 13 и блок 19 управления записью.

На фиг.2 представлено: а — синхронизирующие сигналы, Ь вЂ” опорные метки времени, с, d, е, f — опорный двоично-десятичный код.

В данном устройстве опорные метки времени Ь совпадают с моментом формирования нулевой двоично-десятичной комбинации опорного двоично-десятичного кода и, кроме того, служат для разделения во времени разрядов входной информации (шина 11 соединена со входом блока 3 коммутации разрядов).

Работа устройства описывается на примере запоминания и воспроизведения информации, представленной числожчпульсным кодом (последовательно числа 3-5-1).

При числоимпульсном представлении информации (фиг.2) количество клпульсов в промежутке времени, ограниченнсм двумя соседними опорными сигналами, определяет значение представляемого числа.

Блок 2 коммутации чисел своими выходными сигналами определяет область памяти регистра 1, предназначенную для запоминания определенного многоразрядного числа, а блок 3 коммутации разрядов, управляемый сигналами опорных меток времени, обеспечивает ьыбор адреса ячейки памяти для запоминания конкретного разряда входного числа.

Счетчик 10 устанавливается опорными метками времени в нулевое состояние. При поступлении числоимпульсногО кода числа (фиг. 2g), подлежащего запоминанию, входные сигналы каждого разряда кода подсчитываются счетчиком 10. Получаемое значение двоичного кода (h,i,k,I) с выхода 12 счетчика 10 записывается в регистр 1 сигналом (фиг.2 m) на выходе бло972591

10

Формула изобретения

Оперативное запоминающее устройство, содержащее адресный регистр, од о .ни входы которого подключены к выхо6S ка 19 управления записью. Переписанная со счетчика двоично-десятичная информация воспроизводится на выходе

15 адресного регистра 1, причем изменение кода по разрядам производится синхронно с сигналами опорных меток времени.

Очевидно, что выходной двоичнодесятичный код на шинах 15 однозначно соответствует входному числоимпульсному коду, причем форма соответствия определяется структурой и последовательностью состояний счетчика 10 (на фиг.2 h,i,k,е, и

3a,b,c,d показан код 1-2-4-8). B данном устройстве предполагается одинаковая структура счетчика 10 и генератора 7 опорного двоично-десятич ного кода (код 1-2-4-8). Сигналы опорных меток времени (фиг.2), сбрасывающие в ноль счетчик 10, форлируются синхронно с нулевой кодовой комбинацией опорного кода двоичнодесятичного кода, поэтому появление на выходе генератора 7 опорного кода кодовой комбинации, идентичной конечному состоянию счетчика 10 и разрядов регистра 1 при записи информации, будет сдвинуто во времени по отношению к опорным меткам времени на число периодов, однозначно соответствующее числу входных сигналов. Момент появления указанной комбинации опорного кода фиксируется схемой 8 сравнения кодов. Ее выходной сигнал (фиг.Зе) на шине 16 представляет собой фазоичпульсный код, соответствующий входнсму числоимпульсному.

Дальнейшее преобразование информации производится с помощью триггера 13, управляемого сигналами с выходов схемы сравнения 8 и генератора 7 опорного кода. Длительность импульса на выходе 18 триггера (фиг.

3f) в периодах синхронизируккщих сиг- налов соответствует входному числоимпульсному Icоду.

Выходной числоимпульсный код (фиг.3g) формируется с помощью элемента И 14, управляемого сигналом с выхода 18 триггера 13 и синхронизирующими сигналами с выхода источника 5 синхронизирующих сигналов.

Таким образом, входная информация, представленная сигналами, числоимпульсного кода будучи преобразованной в двоично-десятичный код, запоминается с помощью двоичного регистра 1 и в дальнейшем воспроизводится в виде двоично-десятичного, фаэоим- пульсного, времяимпульсного и числою пульсного кодов.

Если объединить вход 9 счетчика 10 и выход 17 элемента И 14, получим кольцевую структуру, обеспечивающую циркуляцию информации во всех упомянутых видах кодирования. Такая структура позволяет осуществить запоминание и воспроизведение информации, представленной любьм из используемых в ней кодов: числоимпульсньм, двоично-десятичньм, фазоимпульсным или времяимпульсным.

Так, для запоминания времяимпульсной информации, идентичной фиг.3f, входные сигналы должны быть поданы на первый вход элемента И14 вместо сигналов с триггера 13. На выходе элемента И 14 при этом будет сформирован числоимпульсный код, сигналы которого будут подсчитаны счетчиком

10, в резчль тате счет будет записан

t5 в регистр 1 и в дальнейшем воспроизведен в виде двоично-десятичного кода на шинах 15,. фазоимпульсного ко- . да — на шине 16 и времяимпульсного кода — на выходе триггера 13.

Для запоминания фаэою пульсной информации входные сигналы необходимо подать на вход триггера 13 по шине 16 взамен сигналов с выхода схемы 8 сравнения кодов.. Запоминание двоично-десятичной информации может быть осуществлено подачей входных сигналов как на входы схемы 8 сравнения кодов, так и на выходы регистра 1.

В случае применения статических

Зр ОЗУ сигналы управления записью на выходе блока 19 управления записью могут формироваться только в процессе записи. При использовании динамических ОЗУ формирование импульсов

35 установки должно производиться и в режиме воспроизведения информации для регенерации содержимого регистра 1.

Изобретение обладает новыми функ4р циональными возможностями наряду с запоминанием многозначной информации, представленной числоимпульсным, фазоимпульсным, времяимпульсным или двоично-десятичным кодом, 45 осуществляется одновременное преобразование ее из одной формы в другую. Это позволяет использовать устройство в системах с произвольным многозначным кодированием. Реалиэа5р ция многозначных ЗУ на основе двоичных БИС ОЗУ позволяет существенно упростить структуру устройств с многозначньи кодированием, повысить их надежность и снизить стоимость. дам блока коммутации сигналов, .вход которого подключен к первому выходу блока синхронизации, выход адресного регистра подключен к одному иэ входов схемы сравнения и является пер972591

Р7

Фик 1

Ь ф

O е

Рмрн. юИ

С к

If

ВНИИПИ Заказ 8526/45 Тираж 622 Подписное

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4 вым выходом устройства, другой вход . схемы сравнения подключен к второму выходу блока синхронизации, о т л и«! ч ающее ся тем, что. сцелью расширения функциональ ных возможностей устройства за счет возможности преобразования вида информационного сигнала, оно содержит счетчик, триггер и элемент,И, ддин из входов которого подключен к выходу триггера и является вторым выходом устройства, выход элемента И является третьим выходом устройства, другой вход элемента И подключен к третьему выходу блока синхронизации, один из входов триггера подключен к выходу схемы сравнения и является четвертым выхо дом устройства, другой вход триггера подключен к первому выходу блока синхронизации и к одному из входов счетчика, выход которого подключен к другому входу адресного регистра, другой вход счетчика является входом устройства.

Источники информации, fp принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 684612, кл. G 11 С 11/00, 1977.

2. Авторское свидетельство СССР

Р 752469, кл. G 11 С 11/00, 1978

15 (<рототип) .