Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (1974413

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено 27.03.81 (21) 3286207/18-24 с присоеаинением заявки № (23) Приоритет (5l)M. Кл.

G 11 С 15/00 (ааударствениый комитет

СССР па делам изобретений и открытий

Опубликовано 15.11.82. Бюллетень № 42 (53) УДК681. .327 (088.8) Дата опубликования описания 15.11.82

Ф 4 ь ь ° ь1я

Ленинградский ордена Ленина электротехничес им. В. И. Ульянова (Ленина) (71) Заявитель (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО

Изобретение относится к запоминак шим устройствам.

Известно логическое запоминающее устройство, содержащее дешифратор адреса, блок памяти, соединенный информационными входами с выходами управляю-

;ших логических схем, регистр адреса, регистр сттова, управляюшие шины (1) .

Недостатком этого устройства является невозможность выполнения операций кодирования-декодирования информации.

Наиболее близким к предлагаемому изоЬрвтению является логическое запоминаюшее устройство, содержащее регистр адреса, соединенный с дешифратором адреса, выходы которого подключены к блоку памяти, вторые входы блока памяти подключены к выходам управляюших

jл о г и че сKкHих x сcхxеeмM, каждая управляюшая логическая схема подключена к выходу соответствуюшего первого элемента ИЛИ, выходы каждого элемента ИЛИ подключены к соответствуюшим трем выходам логической схемы преобразования содержимого регистра слова, вклточаюшей элемент И прямой записи, элементы И левого сдвига на один разряд, элементы

И правого сдвига на один разряд, регистр слова, входы которого соединены с выходами соответствуюших разрядов блока памяти, выходы регистра слова подключены к входам логической схемы анализа содержимого регистра слова, включающей !

О элементы И анализа содержимого ре гистра на О, элемент И анализа содержимого старшего разряда регистра слова на О, выходы логической схемы анализа регистра слова подключены к второму !

5 элементу ИЛИ, выход которого подключен к входу триггера, управляюшие шины, Это логическое запоминающее устройство может выполнять операции кодирования, декодирования информации в циклическом коде с исправлением одной ошибки, логические операции (2 ) .Недостатком известного устройства является низкое быстродействие при выполнении операции декодирования ин97441

3 формации в циклическом коде с исправлением 8 -ошибок.

Цель изобретения - повышение быстродействия при выполнении операции декодирования информации в циклическом коде с исправлением ошибок.

Поставленная цель достигается тем, что в логическое запоминаюшее устройство, содержащее последовательно соединенные регистр адреса, дешифратор 10 адреса и накопитель, группу логических блоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логичес» кий блок, элемент ИЛИ и триггер, причем выходы накопителя подключены к 15 входам первого регистра, выходы которого соединены с входами преобразователя кодов и логического блока, выходы которого подключены к одним из входов элемента ИЛИ, выход . которого соединен рй с входом триггера, одни из входов эле мента ИЛИ группы подключены к выходам о преобразователя кодов, а выходы соеди, нены с входами логических блоков груп пы, выходы которых соединены с одними из входов накопителя, управляющие входы логических блоков, накопителя и преобразователя кодов являются одними из управляющих входов устройства, введены группы элементов И, второй регистр и про"раммируемая логическая матрица, входы которой подключены к выходам первого регистра, одни из выходов соединены с первыми входами элементов И первой группы, другие выходы програм35

" мируемой логической матрицы подключены к первым входам элементов И второй группы, выходы которых соединены с другими входами элемента ИЛИ, выходы элементов И первой группы подключены к другим входам элементов ИЛИ группы, управляющие входы элементов И и второго регистра являются другими управляют.ими входами устройства.

На фиг. 1 изображена структурная схе4э ма логического запоминающего устройства; на фпг. 2 — структурная схема программируемой логической матрицъь

Логическое запоминающее ус=ройство (фиг. 1) содержит накопитель 1, дешифратор 2 адреса, регистр 3 адреса, группу логических блоков 4, группу элементов

5, преобразователь 6 кодов, первую группу элемептов И 7, триггеры 8, образующие первый регистр 9, программируемую логическую матрицу 10, вторую группу элементов И 11 логический блок 12, элемент И 13, триггер 14, второй регистр 15. Выход . -го разряда регион

3 4 ра 15 (i 1+(n-WJ, где и, с целые числа) подключен к входу ) -го элемента И 7, выход j -го разряда регистра

15 (=(n-%+1)>(n-%+у), где у- целое число 3 подключен к входу о -го элемента И 11.

Программируемая логическая матрица (фиг. 2) содержит элементы HE 16, элементы И 17, и элементы ИЛИ 18.

Сущность формирования кодового многочлена циклического кода заключает ся в умножении информационной последо-. вательности

Р(х)= р„„х +...+ р„х+р на Х" " и деление результата умножения на образующий поляком q(x). Полученный остаток соответствует проверочному многочлену.

Декодирование - процесс определения кодового слова линейного кода по полученному набору — осуществляется в два этапа: вычисление синдрома полученного слова; определение по синдрому образующего смежного класса, который вычитается из полученного слова.

Первый этап .сводится к получению, остатка (синдрома) от деления кодового е П-% многочлена, умноженного на Х на образующий многочлен и выполняется аналогично операции кодирования информации.

Наиболее труден второй этай исправления ошибок. Множество ошибок, вес ао- которых не превышает, покрывает2 сн множеством (G j (к Ij, состояшнх из конечного числа полиномов Я„(х1

Ц (х),..., Q„(x). Согласно разработанному алгорйтму декодирования требует«1 ся вычислить веса разностей a(x)X

Я ° (g) по модулю о (х) и по виду этой ! е разности произвести исправление ошибок той или иной конфигурации. Вес - это число ненулевых коэффициентов.

Пример . Операция "чтение полинома ошибки .

В исходном состоянии на регистре 9 находится операнд Х, который поступает на вход матрицы 10. На выходе матрицы 10 снимается выходной операнд У, который записывается в регистр 15.

Выполнение операции анализ 1-го разряда регистра..

5 0744

В исходном состоянии операнд

m(1 (n- ñ+ó)) находится в регистре 15.

При подаче управляюшего сигнала на управляюший вход Ф-ого элемента И 11 информационный сигнал с f -го разряда регистра 15 проходит через данный элемент И 11 и элемент ИЛИ 13 на вход триггера 14 и устанавливает его значение, соответствуюшее значению ин- 10 формационного сигнала $ --ro разряда .регистра 15.

Выполнение операции "запись содержимого регистра накопитель". В исходном состоянии в регистре 15 содержит- 1$ ся операнд У. При поступлении сигнала на управляюшие входы элементов И 7 он поступает на эти элементы и информационные сигналы операнда У проходят через элементы И 7 и ИЛИ 5 на входы щ блоков 4 и при подаче соответствуюшей комбинации сигналов на управляюшие входы этих блоков операнд У по адресу

Х, установленному на регистре адреса, записывается в накопитель 1. 25

Технико-экономическое преимушество предлагаемого устройства заключается в повышении быстродействия устройства по сравнению с прототипом.

Формула изобретения

Логическое запоминающее устройство, содержашее последовательно соединенные регистр адреса„дешифратор адреса и накопитель, группу логических блоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логический блок, элемент ИЛИ и триггер, причем выходы накопителя подключены к входам первого регистра, выходы которого соединены с входами преобразователя Konos s aorsческого блока, выходы которого подклю» чены к одним из входов элемента ИЛИ, выход которого соединен с входом триг

repa, одни из входов элементов ИЛИ группы подключены к выходам преобразователя кодов, а выходы соединены с входами логических блоков группы, выходы которых соединены с одними из входов накопителя, управляющие входы логических блоков, накопителя и преобразователя кодов являются одними из управляющих входов устройства, о т л ич а ю ш е е с я тем, что, с целью повышения быстродействия устройства, в него введены группы элементов И, второй регистр и программируемая логичеокая матрица, входы которой подключены к выходам первого регистра, одни из выходов соединены с первыми входами элементов И первой группы, другие.выходы программируемой логической матрицы подключены к первым входам элементов И- второй группы, выходы которых соединены с другими входами элемента

ИЛИ, выходы элементов И первой группы подключены к другим входам элементов

ИЛИ группы, управляюшие входы элементов И и второго регистра являются другими управляюшими входами устройства.

4Э

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 477464, кл. 6 1 1 С 15/00, 1974 °

2. Авторское свидетельство СССР

¹ 524224, кл. G 11 С 15/00, 1975 (прототип).