Устройство для управления реконфигурацией микропрограммного процессора

Устройство для управления реконфигурацией микропрограммного процессора

Иллюстрации

Показать все

Реферат

 

3 МЕ4 меняется от 1 до и -1, соединен с (q +1)-л входом каждого j -го блока сквозного переноса, где j меняется от до щ -1,. выход группового переноса каждого -го арифметико-логического блока соединен с (+ 2)-м входом каж, дого j -го блока сквозного переноса.

Разбитые на ул групп операнды по» ступают на первый регистр и затем каждая группа поступает на соответствующий 3D арифметико-логический блок, где проиоходит обработка поступившей информации.

Одновременно на шину переноса поступает единица переноса иэ предыдущих узлов, при наличии единицы переноса в одном из > арифметико-логических блоков на первом выходе появляется сигнал условия прохождения переноса через соответству- ющий узел переноса, а на втором выходесигнал возникновения переноса в данном щ арифметикс -логическом блоке. Блок пере° носа организует сквозной перенос и вычисления в остальных арифметико-логических блоках происходят с учетом единиць| переноса из младшего разряда. По 25 соответствующим шинам результат вычи« сления записывается во второй (выходной) регистр (31.

Недостатком данного устройства явля» ется низкая отказоустойчивость, которая ЗО обусловлена тем, что при выходе из строя любой БИС арифметико-.логического блока устройство выйдет из строя, так как часть информации, обрабатываемая данным ариф,метико-логическим блоком, будет потеря на, что приведет к искажению конечного результата.

Недостатком устройства также является функциональная избыточность (980 состоит из однотипных функциональных узлов), которая не может быть использована для адаптации к условиям отказа.

Т.е. структура устройства не предполагает идентификации отказавшего арифметико. логического блока и передачи выполнения его функций другому арифметико-логическому блоку, что снижает возможности при менения данного операционного устройства в современных вычислительных системах, требующих высоконадежных, гибких в управлении, самовосстанавливаемых структур.

44 4 частями операндов. Однако в устройстве такая возможность не реализуется.

Таким образом, низкая отказоустойчивость указанного операционного устройства, обусловленная отсутствием средств реконфигурации его структуры на основе использования естественной функциональной избыточности, ограничивает функциональные возможности устройства и область его целесообразного применения.

Целью изобретения является повышение отказоустойчивости устройства эа счет использования функциональной избыточности его структуры.

"Поставленная цель достигается тем, что в устройство для управления реконфигурацией микропрограммного процессора, содержащее vn -1 блоков сквозного переноса, п ерифметико-логических блоков, первый и второй регистры, причем вход переноса устройства соединен с rrepвыми входами каждого блока сквозного переноса и входом переноса первого арифметико-логического блока. входы операндов устройства соединены с входами первого регистра, выход втррого регистра является информационным выходом устройства, выход условия переноса каждого -го арифметико-логического блока, где

q =1-(м-1), соединен с (1+1)-м входом каждого ) -го блока сквозного переноса, где ) = j -(yvl-1), выход группового переноса каждого < -го арифметико-логического блока соединен с (+2)-м входом каждого у -го блока сквозного переноса, введены (2, ) коммутатора, (М-1) триггеров переноса, генератор так . овых импульсов, счетчик, элемент И, элемент

ИЛИ, одновибратор, преобразователь кодов управления и триггер управления, причем выход генератора соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика, информационные входы устройства соединены с первой группой информационных входов преобразователя кодов управления и с группой входов элемента ИЛИ, выход которого соединен с установочным входом счетчика и единичным входом триггера управления, единичный выход которого соединен с вторым входом элеТак, например„при отказе j -го ариф метико логического блока вычисления могут быть организованы путем передачи

1 -ой части операндов на (-1)-й или (1 +1)-й блоки после выполнения ими операций над (-1)-й или (< +1 )-й мента И, информационные выходы счетчика соединены с второй группой входов преобразователя кодов управления, выход которого через одновибратор соединен с входом элемента ИЛИ и нулевым входом триггера управления, группа управляющих выходов преобразователя кодов уп-.

О7В М 6 равления соединена с управляюшими входами (2« ) коммутаторов, с синхронизирующими входами (real-1) триггеров переноса, выходы первого регистра соединены с первыми информационными входа- S ми первых уп коммутаторов и с соответствуюшей группой информационных входов (2 „)-го коммутатора, выходы первых уп коммутаторов соединены с информационными входами соответствующего о арифметико-логического блока, выходы которых соединены с первыми информационными входами всех коммутаторов от (1м+1)-ro до 2 д го и с информационными входами (2 + )-го коммутатора, выхсды которого соединены с вторыми информационными входами всех коммутаторов от (ум+1)-ro до 2щ-го, выходы (2 „). го коммутатора соединены с вторыми ин-. формационными входами первых ич ком- 20 мутаторов, выходы всех коммутаторов от (д+1)-го до 2N-ro соединены с входами второго регистра, выход каждого блока сквозного переноса соединен с информационным входом соответствуюшего триггера переноса, выход каждого j -ro триггера переноса соединен с информационным входом (+1)-ro коммутатора и с соответствующим вхбдом каждой группы информационных входов (2 )-го М-+- коммутатора.

Кроме того, преобразователь кодов управления содержит регистр, дешифратор и шифратор, причем первая группа информационных входов преобразователя сое- 3S динена с входами регистра, выходы ко« торого соединены с первой группой входов дешифратора, вторая группа информационных входов преобразователя соединена с второй группой входов дешиф- 40 ратора, выходы которого соединены с входами шифратора, группа выходов шифратора является группой управляющих выходов преобразователя, выход шифратора является выходом преобразователя. М

Сушность изобретения состоит в повышении отказоустойчивости устройства на основе использования функциональной избыточности путем динамической реконфигурации структуры в процессе функцио- у нирования в условиях отказа отдельных

БИС арифметико-логического блока.

Выполнение многоразрядных арифметико-логических блоков (в частности, сумматоров) с одновременным переносом на сушествуюших интегральных микросхе мах затруднено, поскольку интегральны микросхемы имеют ограничения по нагрузочной способности и коэффициенту объединения. Е3 связи с этим при построении арифметико-логических блоков иопользуют принцип разбиения v1 разрядного ари метико-логического блока на дчастей (групп). При этом используются следуюшие групповые арифметико-логические блоки: с последовательным переносом в группе и одновременным переносом между группами; с одновременным переносом в группах и последовательным переносом между группами, с одновременным переносом в группах и одновременным переносом между группами.

Выбор типа схемы группового арифм тико-логического блока определяется соотношением общего числа разрядов в арифметико-логическом блоке, требуемого быстродействия, затрат количества интегральных микросхем (или БИС), стсьнмости, надежности схемы устройства в целом и т.д.

В групповом арифметико-логическом блоке каждый 1 -й арифметико-логический блок выполняет обработку отдельной группы разрядов в определенные моменть времени, конечный результат собирается на выходном регистре. Так как группы разрядов обрабатываются не одновремен- но, то возникает возможность передачи управления какому-либо свободному в данный момент времени арифметико-логическому блоку в случае отказа одного из vn таких блоков.

Для осуществления операции передачи управления в схему устройства введены средства коммутации, состоящие из (2„„ ) коммутаторов и средств, управления, которые включают триггеры Переносов, преобразователь кодов управления, одновибратор и счетчик тактов, триггер управления, элементы И, ИЛИ.

Результаты контроля арифметикологических блоков поступают на первую группу входов преобразователя кодов управления, которая состоит из уп шин.

Если арифметико«логический блок исправен, то поступает "1, в противном случае - "0». Число отказов арифметико-логических блоков, при котором может работать устройство P (vvt-1 ). При этом число тактов, необходимых для реализации каждой команды, изменяется от 1— при всех исправных арифметико-логичеоких блоках до m — при отказе (уд-1) арифметико-логического блока. На выходе преобразователя кодов управления появ ляются управляющие сигналы, по которым

7 Q 76 осуществляется функционирование устрой ства или коммутация отдельных ари(метико-логических блоков.

Поскольку иэ-эа подмены одних арифметико-логических блоков другими цепь сквозного переноса, образованная соответствующими узлами переноса, разуывается, на их выходах установлены триггеры переноса.

При всех исправных арифметико-логи 1>, ческих блоках на синхровходы триггеров поступают единипы и образуется цепь сквозного переноса. При отказе» -го. арифметикологического блока сначала выполняют операции К-е арифметико-логические блоки. (К-l, 1-1), и полученный сигнал переноса фиксируется » -- 1 триггером. Затем по сигналам управле- . ния неисправный » -й арифметико-логичео. кий блок заменяется одним из исправных и и выполняется операция К-ым и остальными р -ми (Q ((е17,m ) ари(акееикологическими блоками, а перенос формируется с учетом состояния (» «1)-го триггера. При атом элементы коммутации запрещают подачу новых операндов на пер« вый (» -1)-й арифметико-логический блок.

После окончания выполнения операции всеми и арифметико-логическими блоками и появления результата на выходе вы«$6 ходного (второго) регистра входы арифметико логических блоков отключаются, на счетчик поступает сигнал "Установка в 0", на выходах элементов цепи сквоэthoro переноса сигнал отсутствует, триг- 3$ геры переносов устанавливаются в нулееое состояние и устройство подготовлено к выполнению следующей операции.

На фиг. 1 приведена функциональйая ( схема устройства для управления рекон- 40 фигурацией микропрограммного IIpoIIeccopa; на фиг. 2 и 3 - функциональные схемы преобразователя кодов управления и арифметика логических блоков соответственно; на фнг. 4 - функциональные схемы блоков4$ переноса, Устройство (фиг. 1) содержит блоки

1. 1»1 (р=l) сквозного переноса, пе реноса триггеры 2. 1-2i(N-1), арифметико-логические блоки 3. 1 -З.rn, первую

$0 группу от 1 до hi-го коммутаторов 4.

1 -4 Ì, первый (входяой) регистр 5, счет чик 6, цреобраэователь 7 кодов управления, аторую группу от (и»+1)-ro до 2Ю-го коммутаторов 8.1-8. п, (2 а+ )-й комму$$ татор 9, второй (выходной) регистр 10, (2 „„„)-й ксммутатор 1 1 одновибратор

12, элемент ИЛИ 13, генератор 14 так444 Ь товых импульсов, триггер 15 управления, элемент И 16. Кроме того, символами

1720 на фиг.1 обозначены входы переноса операндов, информационные входы,и выходы устройства соответственно.

Преобразователь кодов управления, (фиг. 2) содержит регистр 21, на который поступает информация с входа 19 о результатах диагностики устройства де/ шифратор 22I на вторые входы которого поступает информация со счетчика, шифратор 23, на выходах которого формируется код управления реконфигурацией. На выходе 24 шифратора 23 в процессе работы появляется единичный сигнал, кото рым осуществляется обнуление счетчика

6 и триггера 15.

Арифметико-логический блок 3», 1д (фиг.3) содержит группу одноразрядных сумматоров 25, первую группу элементов И 26, регистры 27.1 и 27.2 частей операндов, вторую группу алементов И 28, третью группу элементов И 29, первую группу алеменгов ИЛИ 30, четвертую группу элементов И 31, вторую группу алементов ИЛИ 32, элемент И 33, дешифратор 34,шифратор 35, Кроме того, символом 36 обозначен вход кода опера-. ции арифметико-логических блоков, а символами D гр и C I-ð выходы cMFRBIIOB возникновения переноса и условия переноса.

На фиг. 4 показаны арнфметико-логические блоки 3.1-3(e-1), блоки 1.1-1 9п -1 ) сквозного переноса, состоящие и иэ элементов И 37.1, 37.2,37.3,37(wl)

3748-1)2, 37(Чи-1)3,37(в-1)4 и элементов ИЛИ 38.1,38.2,38(m-l), сигналы Ро переноса в соответствующие арифмвтнко-логические блоки, сигналы С

»Г/>

С „ условия прохождения перенокя через соответствующий арифметикологический блок, сигнааы 3»гр - ))(„) (в-»>г р возникновения переноса в соответствующем арифметико-логическом блоке.

Устройство работает следующим образом.

В исходном состоянии все элементы памяти обнулены, в регистр 5 записаны .операнды.

При поступлении нулевых сигналов на входах 19 результатов диагностики, свидетельствующих об исправности всех т арифметико-логических блоков 3.», на вы-. ходе преобразователя 7 появляется код, соответствующий конфигурации исправного устройства. Этот код поступает на управ ляющие входы коммутаторов 4.1-4.tb.

976444

Поступившие в схему операнды, разоитйе на щ групп по р разрядов, каждая, с выхода первого регистра 5 поступают через первые информационные входы коммутаторов 4.1-4.чи на входы арифметико-логи« ческих блоков 3.1-3.vn. На первый вход

nepaoi о арифметико--логического блока

3.1 поступает так же сигнал переноса от аналогичного устройства. На синхровходы триггеров переноса 2.1-2.м-l подаются

10 единичные сигналы, по которым сформировавшиеся сигналы переноса поступают через соответствующий коммутатор 4 „. в следующий арифметико-логический блок, Результаты обработки частей операндов поступают на первые информационные вхорды коммутаторов 8„-8„„, управляемые разрешающими сигналами с выхода преобразователя 7. С выходов коммутаторов

8.1-8.,„результирующие коды поступают 30 на второй регистр 10. Так как все арифметико-логические блоки 3 исправны, то уже после первого такта на выходе 24 преобразователя 7 появляется единичный сигнал, которым подтверждается нулевое состояние счетчика 6 тактов и триггера 15. Результат, записанный во втором регистре 10, передается на выход 20 для дальнейшей обработки. В следующем такте на вход 18 регистра 5 поступают 30 очередные операнды и в случае исправного состояния всех блоков цикл работы снова повторяется.

В случае отказа какого-либо арифметикологического блока 3. ), в ) -ый раз- 35 ряд регистра 21 записывается единичный сигнал. При этом операционное устройство выполняет обработку операндов за два такта. Код с выхода преобразователя 7 в первом такте разрешает прохождение . — 40 групп разрядов операндов через коммутаторы 4.1-4.(j-l) на первые ()-1)-е ари метико-логические блоки 3.1-3.(j-l), а с их выходов (через коммутаторы 8.18.(j-1).- в соответствующие разряды i5 регистра 10. При этом через коммутаторы

4.1-4.(j-1) разрешается также прохождение сигналов переноса, которые фиксируются триггерами 2-2(2).

Во втором такте содержимое счетчи50 ка 6 увеличивается на единицу, а на выходе преобразователя 7 появляется код, которым вместо отказавшего j -го блока подключается один иэ исправйых блоков . 3.1-3.(j -1). j-тая группа разрядов операндов с выхода регистра 5 через коммутаторll,а затем через коммутатор.

4, 4,4 1,(и-1) поступает на арифметико логический блок 34 . Вместе с этой группой. разрядов в блок 3. 0 поступает также и сигнал переноса, зафиксированный триггером 3.(у-l).

Группы разрядов операндов от (+1) и до Vn -й поступают в ари метико-логичео кие блоки 3.(+1)-З.уи через коммутаторы 4.(j+1)-4.m иэ регистра 5. При этрм сигнал переноса, формируемый блоком 3.4., проходит в арифметикологический блок 3.(+1) с выхода триггера 2:0 через коммутатор 4.(j+1) совместно с (+1)-й группой разрядов операндов.

Результат вычисления, формируемый арифметико-логическим блоком 3."Д через коммутатор 9 поступает на второй информационный вход коммутатора 8 и далее в соответствующие разряды .регистра 10.

Результаты вычислений, полученные в (+1) - A - и -м ари метико- -логических, блоках, поступают через коммутаторы

8.(j+1)-8.ю в (+1) < vn групп разрядов регистра 10. Таким образом, после считывания из преобразователя 7 второго кода в регистре 10 формируется результат выполнения операции, à cNrBaa с выхода 21 через одновибратор 12 осуществляет обнуление счетчика 6 и триггера 15. Следовательно, предлагаемое устройство позволяет осуществлять арифметические и логические операции прп наличии отказавшего арифметнко-логического блока за два такта работы. . При поступлении очередных операндов на вход 19 вновь приходит код отказав» ших арифметико-логических блоков, триггер 15 устанавливается в l и на счет ный вход счетчика 6 поступают тактовые импульсы. По мере их поступления преобразователь 7 кодов формирует коды управления реконфигурацией, которыми коммутируются входы и выходы арифметико-логических блоков 3.1-3.ю. При . выходе иэ строя К < (и-1) арифметикологических блоков 3. 1,„, 3. ...„3.1у операционное устройство выполняет вычисления эа K+3. такт. Последователь ность выполнения вычислений следующая.

В первом такте выпол жют вычисления блоки 3.1-3.oL,oL=4 (1- ), во втором такте - блоки З,Ц,ц G Л,, 3(11+ ) -3(<«) (блок 3 9 подключается вместо отказавмаго блата 3 „ ), а К-м такта — блока 3р, I,а 1к-п-а, а (к + 1)-м такта - баокк

3Р, кк I . „,g-I . Пра атом праобрааом

I тель кодов управления по мере увеличения содержимого счетчик 6 от единипы до (К+1) формирует последовательность

11 97 4 кодов, которые управляют коммутаторами 4,8, 9 и 11. При выходе из строя (щ-1 )-го блока устройство производит вычисления оставшимся работоспособным арифметико-логическим блоком, который за уп тактов последовательно обрабатывает rn групп разрядов операндов. При этом преобразователь 7 кодов управления реконфигурацией последовательно формирует

Р кодов, которые путем коммутации oc IO . шествляют последовательную передачу групп разрядов операндов в этот блок, а с его выхода — в соответствующие разряды регистра 10.

Таким образом, предлагаемое устрой- is ство существенно превосходит известное по отказоустойчивости. Применение уст ройства позволяет строить отказоустойчивые вычислительные системы„ обеспечивающие также требуемую производитель-т0 ность при заданной интенсивности технио ческого обслуживания.

Формула изобретения

1. Устройство для управления реконфигурацией микропрограммного процессс ра, содержащее (rn-1 ) блоков сквозного, переноса, т11 арифметико-логических блоков, первтай и второй регистры, причем вход переноса устройства соединен с первыми входами каждого блока сквозного переноса и входом переноса первого арифметико-логического блока, входы операно дов устройства соединены с входами пер- вого регистра, выход второго регистра является информационным выходом устройства, выход условия переноса каждого

1 -го арифметико-логического блока, где

=1-(m-1), соединен с (+1)-м входом

40 каждого g -ro блока сквозного переноса,,где ) = -(N-1), выход группового переноса каждбго q -го арнфметико-логического блока соединен с (i+2)-м входом

1 каждого -го блока сквозного переноса, о т л и ч а ю щ е е с я тем, что, с целью повышения, отказоустойчивости, в . устройство введены (2m+2) коммутатора, (wl-1 ) триггеров переноса, генератор тактовых импульс.сов, счетчик, элемент И, элемент ИЛИ, одновибратор, преобразователь кодов управления и триггер управления, причем выход генератора соединен с первым входом элемента И, выход которого соединен со счетным входом ewer- ss чика, информационные входы устройства соединены с первой группой информационных входов преобразователя кодов упраь44

12 ления и с группой входов элемента ИЛИ, выход которого соединен с установочным входом счетчика и единичным входом триггера управления, единичный выход ко. торого соединен с вторым входом элемента И, информационные выходы счетчика соединены с второй группой входов преобразователя кодов управления, выход которого через одновибратор соединен с входом элемента ИЛИ и нулевым входом

t триггера управления, группа управляющих выходов преобразователя кодов управления соединена с управляющими входами (2щ+2) коммутаторов, с синхронизирующими входами (щ-1) триггеров переноса, выходы первого регистра соединены с первыми информационными входами первых уи коммутаторов и с соответствующей группой информационных входов (21"+1)-го коммутатора, выходы первых коммутаторов соединены с информационными входами соответствующего арифметико-логического блока, выходы которого соединены с первыми информационными входами всех коммутаторов от (ьн-1)-го до 2 -го и с информационными входами (2 те+2)-го коммутатора, . выходы которо-го соединены с вторыми информационными входами всех коммутаторов or (vn+1)-го до 2 N-ro, выходы (2 m+1)-го .коммутатора соединены с вторыми информационными входами первых и коммутаторов, выходы всех коммутаторов от (и+1)-го до 2и-го соединены с входами второго регистра, выход каждого блока сквозного переноса соединен с информационным входом соответствующего триггера переноса, выход каждого -го триггера переноса соединен с информационным входом (ri+1)-го коммутатора и с соответствующим входом каждой группы информационных входов (2 Wl+1)-го коммутатора.

2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что преобразователь кодов управления содержит регистр, дешифратор и шифратор, причем первая группа информационных входов преобразователя соединена с входами регистра, выходы которого соединены с первой группой входов дешифратора, вторая группа информационных входов преобразователя соединена с второй группой входов дешифратора, выходы которого соединены с входами шифратора, группа выходов шифратора является группой управляющих выходов преобразователя, выход шифратора является выходом преобразователя.

13 9764

Источники информации, принятые во внимание- при экспертизе

1, Микропроцессоры БИС в микроЭВМ.

Построение и применение. Под ред.

Васенкова. М., "Советское радио, 1980, с. 219.

44 14

2. Авторское свидетельство СССР

N 705444, кл. G 06 F 7/38, 1980.

3. Справочник по цифровой вычислительной технике: процессоры и память. Под ред. Б.И.Малиновского. Киев, "Техника", 1979, с. 189, рис.4.56 (прототип).