Интегро-дифференцирующее устройство

Интегро-дифференцирующее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<>Я78161 (61) Дополнительное к авт. свид-ву (22) ЗаЯвлено 05. 06. 81 (21) 3300293/18-24 с присоединением заявки ¹ (23) Приоритет

Р1 М К з

G 06 G 7/18

Государственный комитет

СССР по делам изобретений и открытий (531 УДК 681 ° 35 (088.8) Опубликовано 30.1182. Бюллетень Мо 44

Дата опубликования описания 30. 11 82 (72) Авторы изобретения

Л.A.Ìàéáoôoäà, A.Þ.Âåðåâêêí и В.Д.Батухтвн

1 (71) Заявитель (54) ИНТЕГРО-ДИФФЕРЕНЦИРУЮЩЕЕ УСТРОЙСТВО

Изобретение агносится к автоматике и вычислительной технике.

Известно устройство, содержащее делитель напряжения на резисторах, термозависимый элемент, нагрузочный резистор, источник опорного напряжения и переключатель Г11.

Его недостаток — низкая точность и невозможность одновременного выполнения операций дифференцирования и интегрирования.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее блок умножения, интегратор, два релейных элемента, два запоминающих элемента, сумматор, генератор пилообразного напряжения,;нуль-орган и пороговый элемент. Устройство позволяет полу- чать на выходе усредненную скорость изменения входного сигнала за период T (:2J.

Недостатки известного устройстваниэкое быстродействие и узкий класс решаемых задач. Первое связано с тем, что точное значение скорости может быть получено не чаще, чем через Т/2. Такая дискретность может привести к существенным потерям точности в работе систем автоматическоro регулирования, использующих устройство. Второй недостаток обусловлен тем, что несмотря на относительную сложность устройства, оно позволяет определять только производную входного сигнала.

Цель изобретения — расширение класса решаемых задач эа счет определения интегральных характеристик исследуемого сигнала и повышение быстродействия.

Поставленная цель достигается тем, что интегро-дифференцирующее устройство, содержащее первый интегратор, первый сумматор и генератор тактовых импульсов, содержит второй интегратор, второй сумматор, блок памяти, первый и второй коммутаторы, при этом вход первого интегратора является входом устройства, выход первого интегратора соединен с входом второго интегратора и с первыми входами первого и второго сумматоров, выход второго интегратора соединен с вторыми входами первого и второго сумматоров, выход первого сумматора через первый коммутатор связан с соответствухщими входами блока памяти, соответствующие выходы которого через

978161 второй коммутатор связаны с третьим входом второго сумматора, выход генератора тактовых импульсов, подключен к управляющим входам первого и второго коммутаторов, выходы второго сумматора и первого и второго интеграторов являются соответствующими выходами устройства °

Повышение быстродействия обусловлено тем, что в устройстве может быть достигнута практически любая частота измерения средней скорости.

На чертеже представлена схема устройства.

Схема содержит интеграторы 1 и 2, сумматор 3, коммутатор 4, блок 5 памяти, коммутатор б, сумматор 7, генератор 8 тактовых импульсов, вход 9 и выходы 10-12 устройства.

В основу работы устройства положены следующим зависимости.

Как и в прототипе, средняя скорость определяется на основе аппроксимации входной функции i(t) на некотором промежутке. jtp-d; tp+d) линейной функцией V(t) = ap+a„t. Ве личина а находится из условия мини1 мума среднеквадратической ошибки и представляет собой среднюю скорость изменения f(t) на заданном промежутке

p(5 <(tp+5) S

)5 d5

После соответствующих преобразований имеем

ci = ФЯ -3)i8 е(1 -3)+d.F (+3)2d

-фИ, a)3= э Я(, а) e(о"ц)

2дъ где

ФИ,-5) = КИ,+5) а5;

F (tq

Таким образом, для определения средней скорости изменения входного сигнала на интервале (tp-d. tp+d) надо определить однократный и двойной интегралы от входной функции в моменты времени to d и to+d и выполнить их алгебраическое суммирование в соответствии с формулой (1) .

Блок 5 памяти предназначен для хранения значений сумм однократного и двойного интегралов от входного сигнала в прошедшие моменты времени.

Устройство работает следующим образом.

Импульсы генератора 8, поступая на управляющие входы коммутаторов 4

10 и 6, обеспечивают поочередное подключение входов блока 5 памяти к выходу сумматора 3 и выходов блока 5 к входу сумматора 7, причем при подключении 1-ro запоминающего элемента блока 5 к выходу сумматора 3 (i+1)-ый запоминающий элемент блока

5 подключается к входу сумматора 7.

Если период определения средней скорости Т = (p é„tp+éj разбит на и промежутков, то коммутаторы 4 и б содержат n+1 ключевой элемент, блок, 5 - (n+1) запоминающий элемент. В исходном состоянии интеграторы и эа15 поминающие элементы блока 5 обнулены.

При этом выход сумматора 3 подключен через коммутатор 4 к первому запоминающему элементу блока 5, выход второго запоминающего элемента через коммутатор 6 подключен к входу сумматора 7. Интеграторы 1 и 2 начинают интегрировать входной сигнал, а импульсы с генератора 8 последовательно подключают i-ые запоминающие эле25 менты к Выходу сумматора 3 и(I+1) .ко входу сумматора 7. Таким образом, I-ыя запоминающий элемент будет хранить значение A f at (i- l )). После прихода и-го импульса с генератора

8 к выходу сумматора 3 будет под3Р ключен (n+1) элемент, а к третьему входу сумматора 7 — первый, т.е, будет подано значение A(o). На первый вход сумматора 7 поступит d F(T) с интегратора 1, а на второй (инвер35 тирующий) вход - ф(Т) с интегратора

2. На выходе сумматора 7 появится значение а„, определенное на промежутке (О,Т ). Следующий импульс генератора 8 обеспечит подключение вто4р рого запоминающего элемента вместо первого и первого вместо (n+1)-ro.

B результате будет получено значение а1 на промежутке (д, T+ad ) и т.д. Значения однократного и двойного

45 интегралов с точностью до масштабного множителя могут снижаться с выходов первого и второго интеграторов соответственно.

Если значение дифференцируемой функции и ф 0 при 1<0, то достоверное значение а1 будет получено только по истечении одного периода осреднения Т, так как в исходном состоянии запоминающие элементы были обнулены.

Таким образом, преимуществами предлагаемого устройства являются более широкие функциональные воэможности, связанные с воэможностью получения, кроме скорости изменения, од6р нократного и двойного интеграла входной величины, так, например, если входная величина пропорциональна скорости, то на выходе первого интегратора будет получен пройденный путь, а на выходе сумматора 7 — сред65

978161

ГГ нее ускорение; более высокое быстродействие и, соответственно, более высокая точность работы систем автоматического управления использующих данное устройство. Если период определения скорости равен Т, а количество запоминающих элементов равно n+1, то в течение времени Т будет получено и точных значений средней скорости входного сигнала, в то время как в прототипе только два, т.е. точные значения могут сни маться в n/2 раэ чаще. Конкретная степень повышения точности зависит от динамических свойств входного сигнала. При той же точности достигается снижение аппаратурных затрат, так как отпадает надобность в блоке перемножения, генераторе пилообразного напряжения, нуль-органе и пороговом элементе, являющихся относительно сложными узлами.

Кроме того, наличие фильтрующих свойств при определении скорости, т.е. воэможности отсевания высокочастотных составляющих входного сигнала, также, является преимуществом предлагаемого устройства.

Если период осреднения Т мал, то на выходе сумматора 7 будет получена производная входногосигнала в обычном смысле. Все сказанное определяет технико-экономический эффект от использования изобретения.

Формула изобретения

Интегро-дифференцирующее устройство, содержащее первый интегратор, первый сумматор и генератор тактовых импульсов, о т л и ч а ю щ е ес я тем, что, с целью расширения класса решаемых задач за счет определения интегральных характеристик исследуемого сигнала и повышения быстродействия, оно содержит второй интегратор, второй сумматор, блок памяти, первый и второй коммутатЬ10 ры, при этом вход первого интегратора является входом устройства, выход первого интегратора соединен с входом второго интегратора и с первыми входами первого и второго сумматоров, выход второго интегратора

15 соединен с вторыми входами первого и второго сумматоров, выход первого сумматора через первый коммутатор связан с соответствующими входами блока памяти, соответствующие вы-.

20 ходы которого через второй коммутатор связаны с третьим входом второго сумматора, выход генератора тактовых импульсов подключен к управляющим входам первого и второго ком25 мутаторов, выходы второго сумматора . и первого и второго интеграторов соответствующими выходами устройства, Источники информации принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 716047, кл. С 06 С 7/18, 1978.

2. Авторское свидетельство СССР по заявке Р 2930487/18-24, кл. G 06 G 7/18, 1980 (прототип) .

ВНИППИ Заказ 9220/65

Тираж 731 Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4