Устройство цифрового сопровождения фазы периодического сигнала

Устройство цифрового сопровождения фазы периодического сигнала

Иллюстрации

Показать все

Реферат

 

Союз Советеиик

Социал иетичвеии к

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< ц978364 (6)) Дополнительное к авт. свид-ву (22)Заявлено 23.06,81 {2)) 3311&42/18-21 с присоединением заявки р)а

{23) Приоритет (51)M. Кл.

Н 03 L 7/00 Ьеудвретылвый камнтет

CCCP до делам нзобретеннй н открытн)) ОпУбликовано 30.11. 82., Бюллетень М 44

Дата опубликования описания 30. 11.82 (53) УДК 621..3I7.772 (088.8) /

С.В. Демидов, В,А. Казанский, А.Я, ))альчи, Э.С . Иучник и В.А. Рыдов л л

1"

i

Особое конструкторское бюро станкостроения (72) Автори изобретения (7)) Заявитель

{54) УСТРОЙСТВО ЦИФРОВОГО СОПРОВОЖДЕНИЯ

ФАЗЫ ПЕРИОДИ4ЕСКОГО СИГНАЛА

Изобретение относится к электрони" ке и может быть использовано в регулирующих и управляющих устройствах электрических и радиотехнических систем для получения информации о мгновенном текущем значении фазы пе 5 риодического сигнала.

Известно цифровое устройство для измерения мгновенных значений фазы периодически повторяющихся процессов, содержащее соединенные последовательно генератор импульсов образцовой частоты и счетчик, а также детектор нулей периодического сигнала, вход которого является входом устройства, а выход подключен к входу установки счетчика импульсов $1 ).

Такое устройство формирует информацию о текущей фазе периодического процесса с высокой точностью и быст- 2о родействием, но обеспечивает. точность только при строгом взаимном соответствии образцовой частоты и частоты сопровождаемого периодического сиг2 нала. Недостатком устройства являет- ся также резкое увеличение погрешности сопровождения при отклонении частоты периодического процесса от основной частоты, на которую настроено устройство.

Наиболее близким к предлагаемому является устройство цифрового сопровождения фазы периодического сигнала,.содержащее последовательно соединенные генератор импульсов, измерительный счетчик импульсов, регистр памяти, параллельный сумматор-накопитель, сумматор импульсных последовательностей, на второй вход которого подключен выход генератора импуль. сов, и счетчик импульсов, выходы которого являются выходами устройства, а также содержащее детектор нулей . периодического сигнала, вход которого является входом устройства, а выход подключен к входам установки обоих счетчиков и входу управления регистра памяти. При этом выход сумма".

97836 тора импульсных последовательностей соединен с входом стробирования параллельного сумматора-накопителя.

Устройство обеспечивает точное цифровое сопровождение фазы периодического сигнала, в том числе и при значительных отклонениях частоты сопровождаемого периодического сигнала от основной частоты, не которую настроено устройство (в конкретной реа- 1о лизации отклонение частот допустимо до » 50>) L 2 )

Однако описанное устройство обла-. . дает пониженным быстродействием изэа принципиального наличия в тракте 15 прохождения сигнала сумматора импульсных последовательностей, работающего в 2-тактовом режиме. Следовательно, оно обладает и пониженной точностью сопровождения фазы при вы- до соких частотах сопровождаемого периодического сигнала.

Целью изобретения является повышение быстродействия и точности, уст- 25 ройства.

Поставленная цель достигается тем, что в устройство цифрового сопровождения фазы периодического сигнала, содержащее параллельный сумматор-накопитель с и младшими и в старшими разрядами, соединенные последовательно измерительный счетчик импульсов и регистр памяти, генератор импульсов, выход которого подключен к входу из35 мерительного счетчика импульсов и входу стробирования параллельного сумматора-накопителя, детектор нулей периодического сигнала, вход которого соединен с выходной клеммой устройства, а выход - с входами установки измерительного счетчика импульсов и параллельного сумматора-накопителя и управляющим входом регистра памяти, введен блок удвоения, параллельный вход которого подключен к выходу регистра памяти, а выход подключен к параллельному входу и младших разря,дов параллельного сумматора-накопителя, при этом выход переноса из младших разрядов в старшие параллельного сумматора-накопителя подключен к уп" равляющему входу блока удвоения, выход и старыих разрядов параллельного сумматра-накопителя соединен с выходными клеммами устройства, а их па" раллельные входы - с клеммами дополнительных входов устройства.

4 4

На чертеже показана схема устройства цифрового сопровождения фазы периодического сигнала.

Устройство содержит генератор 1 импульсов, параллельный сумматор-накопитель 2, измерительный счетчик 3 импульсов, детектор 4 нулей периоди" ческого сигнала, вход 5 устройства, регистр 6 памяти, блок 7 удвоения, выход 8 устройства, вход 9 первого иэ m старших разрядов параллельного сумматора-накопителя, входы 10 других старших разрядов параллельного сумматора-накопителя, выход l1 переноса из младших разрядов в старшие параллельного сумматора-накопителя.

Устройство работает. следующим образом.

На вход 5 поступает периодический сигнал с периодом Т. Детектор 4 нулей периодического сигнала при переходе сигнала через нуль от "-" к "+н вырабатывает импульс, по которому содержимое измерительного счетчика 3 импульсов записывается в регистр 6 памяти, а затем счетчик 3 устанавливается в начальное, в данном случае нулевое положение. Таким образом, в этот момент содержимое измерительного счетчика 3 соответствует нулевому значению фазы периодического сигнала, Генератор 1 импульсов вырабатывает импульсную последовательность с частотой F, выбираемой исходя из разрядности счетчика 3 импульсов и допустимого отклонения периода входного сигнала Т, так, чтобы при максимальном периоде входного сигнала измерительный счетчик 3 не был переполнен. В промежутке между импульсами установки счетчик 3 импульсов заполняется импульсами частоты F. Таким образом, за период Т входного сигнала счетчик 3 примет .Гм Т импульсов, В регистр 6 памяти число из счетчика

3 записывается в обратном коде, в результате получается разность

gS - =S " ""Гх Т (1) где S - емкость счетчика 3.

На выходе регистра 6 памяти включен блок 7 удвоения, который при отсутствии сигнала на своем входе управления просто транслирует число AS на входы младших разрядов параллельного сумматора-накопителя 2. При по" явлении сигнала управления блок 7 удвоения осуществляет удвоение величины сигнала рассогласования ЬЯ путем сдвига своих входов относительно

S -,dS

Т, =Ю.. (3)

С учетом (1)

Т

Д5

При этом общее количество циклов переполнения младших разрядов сумматора-накопителя 2 эа период входного .сигнала Т равно

Т

Т (s)

Таким образом, на выходе 11 переноса из младших разрядов в старшие сумматора-накопителя 2 сигнал переноса за период Т образуется AS раз.

На вход 9 первого из групп m старших разрядов сумматора-накопителя 2 постоянно подается сигнал, равный единице. Каждым строб-импульсом частоты F эта единица добавляется в старшие разряды параллельного сумматора-накопителя 2, которые при от-сутствии входных сигналов на входах

10 работают просто в режиме двоичного счетчика. При этом в момент появления импульса на выходе детектора 4 нулей старшие разряды сумматора-накопителя 2 устанавливаются в нулевое положение и значение кода сопровождения равно нулю. Далее на выходах m старших разрядов, работающих в режиме счетчика, образуется цифровая последовательность, числовые значения которой формир„"ются по двум каналам: по входу 9, имеющему постоянный входной сигнал, равный единице, которая непрерывно суммируется со значением числа в старших разрядах сумматоранакопителя 2,(величина суммы равна

T X F); по выходу ll переноса из младших разрядов старшие параллельного сумматора-накопителя 2 (величина суммы равна количеству циклов переполнения младших разрядов эа период Т, т.е. с учетом ($) равна AS).

3а период Т сопровождаемого сигнала в старших разрядах сумматора-на" копителя 2 образуется сумма

N T< F+AS или, учитывая (1), N=S °

Следовательно, число на выходе 8 устройства не зависит от величины (4) 3 9783 выхода на один разряд, Импульсы частоты F с выхода генератора 1 поступают на стробирующий вход параллельно. го сумматора-накопителя 2, состоящего из и младших разрядов, число которых равно количеству разрядов счетчика 3 импульсов, и m старших разрядов. К параллельным входам и младших разря; дов подключен выход регистра 6 памяти. Выходы m старших разрядов сумма- to тора-накопителя являются выходами 8 устройства.

На параллельный вход младших разрядов параллельного сумматора-накопителя иэ регистра 6 памяти непрерывно через блок 7 удвоения подается рассогласование AS. Следовательно, каждым импульсом частоты F величина накопленной суммы в младших разрядах сумматора-накопителя 2 увеличивается 2о на ДЬ. При непрерывном стробировании часть сумматора-накопителя 2, представленная младшими разрядами, переполняется и на шине переноса иэ младших разрядов в старшие появляется 2э сигнал переноса.

Кроме внутренних функциональных подключений, обеспечивающих прохождение сигнала переноса из младших разрядов в старшие, выход 11 перено- зв са подключен к управляющему входу блока 7 удвоения. При появлении сигнала на выходе 11 блок 7 удвоения увеличивает на своем выходе сигнал

М в два раза, т.е. на его выходах будет величина сигналами Ь, которая очередным строб-импульсом суммируется с содержимым младших разрядов сумматора-накопителя 2. llpN этом младшие разряды сумматора-накопителя 2 переходят через нулевое значение, сигнал на выходе 11 переноса исчезает, и цикл заполнения младших разрядов возобновляется. Одновременно восстанавливается сигнал дЬ на выходе блока 7 удвоения.

Таким образом, при каждом переполнении младших разрядов сумматора-накопителя 2 в него вводится дополнительное число ДS.

Количество импульсов, стробирующих параллельный сумматор-накопитель

2 в очередном цикле накопления, равно (2)

И где ent - целая часть выражения, стоящего в скобках;

S-Д5 - емкость младших разрядов параллельного сумматора64 6 накопителя 2 после введения дополнительного (начального) Ь S ..

Период заполнения младших разрядов параллельного сумматора-накопителя 2 равен

7 9783 периода входного сигнала и частоты заполнения при установившейся частоте входного сигнала. Темп поступления корректирующего воздействия из младших Разрядов сумматора-накопителя 2 в старшие обеспечивает точность цифрового сопровождения фазы не хуже

nepaoro разряда m старших разрядов устройства.

Хаким образом, на выходе 8 уст- о ройства формируется цифровая развертка, синхронизированная и совмещенная с началом и концом периода входного сигнала. Мгновенное значение этой развертки соответствует текущему зна- 1у чению фазы входного сигнала с погреш- ностью, не превышающей единицы младшего разряда устройства.

Предлагаемое устройство работает в однотактном режиме и позволяет по З1 сравнению с прототипом использовать в два раза более высокую частоту стробирования, что повышает также в два раза или точность цифрового сопровождения, или верхнюю границу час-.у тот сопровождаемого сигнала.

Если на дополнительный вход IO старших разрядов сумматора-накопителя 2 подать число К, то разовое подсуммирование числа К позволяет скач- .щ кообразно сдвигать на К значение выходного сигнала.

Формула изооретения

Устройство цифрового сопровожденйя фазы периодического сигнала, содержа- щее параллельный сумматор-накопитель : с и младшими и щ старшими разрядами, 64 8 соединенные последовательно измерительный счетчик импульсов и регистр памяти, генератор импульсов, выход которого соединен с входом измерительного счетчика импульсов и .входом стробирования параллельного сумматоранакопителя, детектор нулей перио-дического сигнала, вход которого соединен с входной клеммой устройства, а выход - с входами установки измерительного счетчика импульсов, параллельного сумматора-накопителя и управляющим входом регистра памяти, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности, в него введены блок удвоения, параллельный вход которого соединен с выходом регистра памяти, а выходс параллельным входом и млаших разрядов параллельного сумматора-накопителя, при этом .выход переноса из младших разрядов в старшие разряды параллельного сумматора-накопителя соеди-. нен с управляющим входом блока удвоения, выходы в старших разрядов параллельного сумматора-накопителя соединены с выходными клеммами устройства, а их параллельные входы соединены с клеммами дополнительных входов устройства.

Источники информации, принятые во внимание при экспертизе

Нляндин С.И. Цифровые электроизмерительные приборы. И., "Энергия", I974, с. 126.

2. Авторское свидетельство СССР по заявке к 2794547, кл, Н 03 I 7/00, 1979.

978364

Тираж 959 Подписное

ЗНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Заказ 9241/75

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель И. Катанова

Редактор И. Иихеева Техред Т.Фанта Корректор0. Билак