Умножитель частоты следования периодических импульсов

Умножитель частоты следования периодических импульсов

Иллюстрации

Показать все

Реферат

 

(72) Автор изобретения

А. С, Карпицкий (71) Заявитель (54) УМНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ПЕРИОДИЧЕСКИХ ИМПУЛЬСОВ.1

Изобретение относится к вычислительной технике и может быть использовано при обработке информации, представленной в виде периодических частотно-импульсных последовательностей.

Известен умножитель частоты, содер5 жаший формирователь импульсов, блок управления,. генератор тактовых импульсов, делитель частоты, регистр, счетчики, элемент И, элемент ИЛИ, ключ и одновибратор 1J.

Недостатками данного умножителя являются невысокая точность умножителя и отсутствие привязки выходных импульсов к импульсам тактовой частоты.

Наиболее близким к предлагаемому является умножитель частоты следования периодических импульсов, содержаший генератор тактовых импульсов, первый и второй делители частоты, первый и второй2о счетчики, первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнения, триггер, первый и второй элементы И и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика, а вход установки в ноль с управляюшими входами первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делителя частоты и третьего регистра, с входом установки в едини-" цу триггера и с первым входом элемента

ИЛИ, разрядные выходы. первого счетчика соответственно соединены с информационными входами первого регистра, выходы которого соответственно соединены с первыми разрядными входамй схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными выходами второго счетчика, а выход - с входами установки в ноль второго счетчика и блока синхронизации, с управляющим входом третьего регистра, с информационным входом второго делителя частоты и с первым входом первого элемента И, вто94 4 частоты и с первым входом первого элемента И, второй вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И вЂ” со вторым входом элемента ИЛИ, выход которого является выходом умножителя, выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика, разрядные выходы первого делителя частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственг но со старшими разрядами информационных входов первого сумматора, младшие разряды информационных входов которого соединены соответственно с информационными выходами третьего регистра, введены дешифратор, блок привязки и второй сумматор, причем управляющий вход дешифратора соединен с выходом схемы сравнения информапионные входы дешифратора соответственно соединены с выходами двух старших и знакового разрядов второго сумматора и с информационными входами третьего регистра, управляющий выход дешкфратора соединен с управляющим входом блока синхронизации, а выходы дополнительного кода коэффициента умножения, записанного в дешифраторе, соединены соответственно с младшими разрядами информационных входов второго сумматора, старшие разряды информационных входов которого соединены соответственно с выходами первого сумматора, выход генератора, тактовых импульсов соединен с управляющим входом блока привязки, выход которого соединен с входом устандВки в ноль первого делителя частоты, а информационный вход является входом умножителя, На фиг. 1 приведена структурная схема умножителя частоты следования периодических импульсов; на фиг. 2» струфурная схема дешифратора; на фиг. 3 - структурная схема блока привязки.

Умножитель частоты следования периодических импульсов содержит генератор 1 тактовых импульсов первый делитель 2 частоты, первый счетчик 3, первый-регистр 4, схему 5 сравнения, второй счетчик 6, первый элемент И 7, второй делитель 8 частоты, триггер 9, элемент

ИЛИ 10, второй элемент И 11, блок 12 синхронизации, первый сумматор 13, второй и третий регистры 14 и 15, шину 16 ввода умножаемой частоты, блок 17 привязки, второй сумматор 18 и дешифратор

19, содержащий элемент ИЛИ 20, элемент

3 9800 рой вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И - с вторым входом эле- мента ИЛИ, выход которого является выходом умножителя, выход блока синхрони» 5 зации соединен с вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика, разрядные выходы первого делителя частоты соединены соответственно с информацйон- 10 ными входами второго регистра, выходы которого соединены соответственно со старшими разрядами информационных входов первого сумматора, младшие разряды информационных входов которого соедине- 5 ны соответственно с информационными выходами третьегб регистра 2 ) .

Недостатками данного умножителя является невысокая точность умножения, обусловленная неравномерностью следвания выходных импульсов, а также отсутствие привязки выходных импульсов к импульсам тактовой частоты.

Е1ель изобретения — привязка выходных импульсов к импульсам тактовой частоты д5 и повышение точности умножения.

Указанная цель достигается тем, что в умножнтель частоты следования периодических импульсов, содержащий генератор тактовых импульсов, первый н второй За делители частоты, первый и второй счетчики, первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнения, триггер, первый и второй элементы И и элемент ИЛИ, причем выход

35 генератора тактовых импульсов соединен с первым входом второго элемента И, информационным входом блока синхронизации и информационным входом первого делителя частоты, выход которого соедиао нен со счетным входом первого счетчика, а вход установки в ноль — с управляющими входами первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делителя частоты

45 и третьего регистра, с входом установки в единицу триггера и с первым входом элемента ИJIH, разрядные выходы первого счетчика соответственно соединены с информационными входами первого регистра, выходы которого соответственно соедине50 ны с первыми разрядными входами схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными выходами второго счетчика, а выход - с входами установки в ноль второго 55 счетчика и блока синхронизации, с управ лякщим входом третьего регистра, с информационным входом второго делителя

94 6 и с информационными входами третьего регистра 15, выход элемента И 22 дешифратора 19 соединен с управляющим, входом блока 12 синхронизации, выходы элементов И 25 ... 25> дешифратора 19 соединен соответственно с младшими разрядами информационных входов второго сумматора 18, старшие разряды информационных входов которого соединены соо1 ветственно с выходами первого сумматора 13, выход элемента И 28 блока 17 привязки соединен с входом установки в ноль первого делителя 2 частоты.

Умножитель частоты следования периодических импульсов работает следующим образом.

Тактовые импульсы периода Т с выхода генератора 1 тактовой частоты поступают через делитель 2 частоты с коэффициентом деления К, равным требуемому коэффициенту умножения умножителя, на вход счетчика 3. Спустя промежуток времени, равный периоду Т умножаемой частоты, в счетчике 3 и в делителе 2 частоты фиксируются соответственно tteлая и дробная части от деления количества импульсов, поступивших на вход делителя 2 частоты, на 1коэффициент К. Ло окончании первого периода умножаемой частоты эти результаты соответственно переносятся из делителя 2 частоты в регистр 14, а из счетчика 3 - в регистр.

4. В этот же момент устанавливаются в ноль регистр 15 и счетчик 6.

Во второй. период счетчик 3 считает аналогично, а результат записанный в регистре 4, сравнивается с помощью схе мы 5 сравнения с текущим значением числа импульсов, подсчитанным счетчиком ,6. В момент совпадения кодов на входах схемы 5 сравнения на его выходе фиксируется импульс, который устанавливает в ,ноль счетчик 6 и через элемент И 7 и элемент ИЛИ 10 поступает на выходную шину умножителя. Если при этом элемент

И 11 открыт в течение всего периода умножаемой частоты, то импульсы на выходе блока 5 появляются через интервалы времени Ы «(я )Те, гае (Н ) — лелея часть отношения. В результате на выходной шине устройства каждый 1 -bN импульс появляется с опережением (ошибкой) не время Ф =) +, гле ) — „)- араб ная часть отношения.

5 9800

HE 21, элемент И 22, ) -триггер 23, блок 24 памяти константы, .элементы И

251 25р, причем блок 17 содержит

I)-триггеры 26.„262 элементы HE 27 И

28, выход генератора тактовой частоты 5 соединен с первым входом второго элемента И 11, информационным входом блока

12 синхронизации, информационным входом первого делителя 2 частоты и тактовым входом ) -триггера 26 блока 17 привяз-1О ки, выход первого делителя 2 частоты соединен со счетным входом первого счетчика 3, а вход установки в ноль соединен с управляющими входами первого и второго регистров 4 и 14, входами ус-1> тановки в ноль первого и второго счетчиков 3 и 6 второго делителя 8 частоты и третьего регистра 15, входом установки в единицу триггера 9, первым входом элемента ИЛИ 10 и выходом элемента И 28 блока 17. привязки, разрядные выходы первого счетчика 3 соединены с информационными входами первого регистра 4, выходы которого соответственно соединены с пер--2 выми разрядными входами схемы 5 сравнения, вторые разрядные входы которой соединены с разрядными выходами второго счетчика 6, а выход — с входами установки в ноль второго счетчика 6 и

30 блока 12 синхронизации, управляющим входом третьего регистра 15, информапионным входом второго делителя 8 частоты и первым входом первого элемента

И 7, второй вход первого элемента И 7 соединен с прямым выходом триггера 9, а выход — со вторым входом элемента

ИЛИ 10, выход которого является выходом умножителя, выход блока 12 синхро низации соединен со вторым входом второго элемента И 1 1, выход которого со»

40 единен со счетным входом второго счетчика 6, разрядные выходы первого делителя 2 частоты соединены соответственно

1 с информационными входами второго ре гистра 14, выходы которого соединены соответственно со старшими разрядами информапионных входов первого сумматора 13, младшие разряды входов которого соединены соответственно с информационными входами третьего регистра 15 первые входы элементов И 25 ... 25> дешифратора 19 объединены и соединены с выходом схемы 5 сравнения, первый и второй входы элемента ИЛИ 20 дешифра$5 тора 19 соединены соответственно с выходами двух старших разрядов, а вход элемента НЕ 21 дешифратора 19 - со знаковым выходом второго сумматора 18

Коррекпия ошибки при работе умножителя происходит следующим образом.

Код ДМ остатка от деления и на k c выхода регистра 14 поступает на первый

94 8

Этот же сигнал поступает на информационный вход триггера 23 дешифратора 19 и фиксируется в триггере по переднему фронту импульса схемы 5 сравнения, поступающего на вход управления дешифратора 19.

В блоке 24 памяти константы дешифратора 18 записан дополнительный И -разрядный код числа К. Код может быть записан следующим образом. Сигнал логи, ческой единицы имитируется подключением к питающей шине источника питания непосредственно или через резистор, сигнал логического нуля — подключением к шине общий источник питания. Выходы блока 24памяти константы подключены ко вторым входам соответствующих элементов И

25 ... 25„,. Третьи входы элементов И

25 ... 25 объединены и соединены с выл ходом триггера 23.

Каждый иэ элементов.И 25,,... 25> управляется сигналами с выходов триггера 23 и схемы 5 сравнения, причем на выходах группы я элементов И 25,.. 25

4" - И установится дополнительный код числа К, который поступает на первый вход сумматора 18 на время действия импульса схемы 5 сравнения только при условии, если текущее значение суммы остатков g@< положительное и по величине больше или равно К/1. По заднему фронту импульса схемы 5 сравнения на втором выходе дешифратора 19 снова установится нулевой код.

Для определения погрешности предлагаемого умножителя частоты следует воспользоваться текущим значением суммы остатков на выходе сумматорао 18.

Так как коррекция (эадержка на время Т0) происходит, когда Ь Й Ъ Ф К )2, то нетрудно определить максимальное опережение момента появления импульеа на выходе умножителя, учитывая что механизм коррекции еще не сработает если ЬИ,, = К/Я.

abk1= К то= к то r .

Так как входы логического элемента

И 22 дешифратора 19 подключены к выходам элементов ИЛИ 20 и НЕ 21, то нетрудно заметить, что на его выходе устанавливается сигнал логической единицы только в том случае, если текущее значение суммы остатков имеет знак плюс и по абсолютной величине больше или равно 1(И> т. е. только если текущее значение опере-40 жения Ь„ 7(—,< +То, то на выходе

К 1 -то элемента И 22 вырабатывается сигнал логической единицы. !

Этот сигнал с выхода дешифратора 19 поступает на информационный вход блока

12 синхронизации, приведенного в исходное состояние импульсов схемы 5 сравнения и управляемого импульсами генератора 1 тактовой частоты. Блок 12 синхронизации вырабатывает импульс длительностью То, который закрывает на время Т элемент

И 11, запрещая прохождение на вход счетчика 6 одного импульса с выхода генератора l тактовой частоты. При этом выбирается накопленное опережение ф;7у То )2. и вносится запаздывание ду — момента о

0. появления импульса на выходе схемы 5 сравнения.

g$ ñ+ -я.

Т

Я, Предположим, что в регистре 14 зафиксировано число Ь Й = (К - 1) - максимальное число, которое может быть зафиксировано. Тогда. по приходу следующего импульса со схемы 5 сравнения ЬМ примет значение b4rj = 6| +5W= (Kg.- ) +

+ (К вЂ” 1) или ЬМ = 3 Ц К-2.. Так как

gg 7К), то произойдет задержка импуль7 9800 вход сумматора . 13, По приходу первого импульса с выхода схемы 5 сравнения этот код с сумматора 13 через сумматор

18 переписывается в регистр 15 и с выхода регистра 15 подается на второй вход сумматора 13. Таким образом, в течение периода умножаемой частоты сумматором

13 производится сложение остатков, причем результат увеличивается на A(4 с приходом каждого, импульса с выхода 10 схемы 5 сравнения.

Если абсолютная величина текущего значения суммы остатков равна или превышает число К1 2., то хотя бы на!один из входов элемента ИЛИ 20 дешифратора 1915 поступает сигнал логической единицы, который и проходит на выход элемента.

Если же текушее значение суммы остатков по абсолютной величине меньше K/2, то на выходе элемента ИЛИ 20 устанав- 0 ливается сигнал уровня логического нуля.

Вход элемента НЕ 21 дешифратора 19 подключен к выходу знакового разряда сумматора 18. Если на выходе сумматора положительное число, то на входе элемен-? та НЕ 21 сигнал логического нуля, а на его выходе сигнал логической единицы. ,Если же на выходе сумматора отрицатель ное число, то на выходе элемента НЕ 21 сигнал логического нуля; 30

9 9800 са на время Тр и импульс появится с опережением Ь+ = (= ) Т -Т, ь тк-а

К о о или то 2т д » о к S

Так как число К обычно требуется 7т2,, тоЬЬ < —, т. е. в любом случае максиТо мальное. опережение не, превышает величиныТо 2. Максимальное запаздывание может определиться для условия проведе- о ния коррекции при минимально необходимом значении b M, т. е. при PM = фК/2.

В этом случае произойдет задержка на время Т и импульс появится на выходе с опозданием

15 1Ь К отО

Если же b.К К,то vnod М, (о,т. е. максимальное запаздывание йе йревысит ТоЦ.

Следовательно, неравномерность следования импульсов умножения не превысит +То 2.

В отличие от прототипа.в предлагаемом умножителе поступает на его выход через элемент ИЛИ 10 и выполняет все служебные функции (сброс, управление) импульс не со входа умножителя, а с выхода схемы привязки 17.

Импульс формируется следующим об30 разом. Как только на второй вход схемы привязки 17 приходит очередной импульс умножаемой частоты, то на ее выход пропускается один, первый с этого момента импульс иэ последовательности импульсов тактового генератора 1, поступающий на

3S первый вход схемы. Для синхрониэирования и привязки последнего выходного импульса к концу периода умножаемой .частоты импульсы с выхода схемы 5 сравнения

40 поступают на счетный вход делителя 8 частоты с коэффициентом К. Если на счет ный вход делителя 8 частоты успело поступить К импульсов, а период умножаемой частоты еше не окончился то сигнал

45 с выхода делителя 8 закрывает через триг гер 9 элемент И 7 и прекращает подачу импульсов на выходную шину умножителя.

Таким образом, рассмотренный умножитель позволяет по сравнению с прототипом получить выходную последователь

50 ность импульсов, все импульсы которой жестко привязаны к импульсам тактовой частоты, а также уменьшить неравномерность следования выходных импульсов и повысить точность умножения., 55 .Формула изобретения

Умножитель частоты следования периодических импульсов, содержащий генера94 1 0 тор тактовых импульсов, первый и второй делители частоты, первый и второй счетчики, первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнения, триггер, первый и второй элементы И и элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первым входом второго элемента И, .информационным входом блока синхронизации и информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика а вход установки в ноль - с управляющими входами .первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делителя частоты и третьего регистра, с входом установки в единицу триггера и с первым входом элемента ИЛИ, разрядные выходы первого счетчика соединены соответственно с информационными входами первого регистра, а выходы последнего — соответственно с первыми разрядными входами схемы сравнения, вторые разрядные входы которой соответственно соединены с разрядными выходами второго счетчика, а выход - с входами установки в ноль второго счетчика и блока синхронизации, с управляющим входом третьего регистра, с информационным входом второго делителя частоты и с первым входом первого элемен . та И, второй вход первого элемента И соединен с прямым выходом триггера, а выход первого элемента И вЂ” со вторым входом элемента ИЛИ, выход которого яв I ляется выходом умножителя, выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика, разрядные выходы первого делителя частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственно со старшими разрядами информационных входов первого сумматора, младшие разряды информационных входов последнего соединены соответственно с информационными выходами третьего регистра, о т л и ч а ю m и и с я тем, что, с целью привязки импульсов к импульсам тактовой частоты и повышения точности умножения, в него введены дешифратор, блок привязки и второй сумматор,.причем управляющий вход дешифратора соединен с выходом схемы сравнения, информационные входы дешифратора соединены соответст венно с выходами двух старших и знако- вого разрядов второго сумматора и с ин1 1 980094 12 формационными входами третьего регист дом блока привязки, выход которого сора, управляющий выход дешифратора соеди- единен с входом установки в ноль первого нен с управляющим входом блока campo- делителя частоты, а информационный вход низации, а выходы дополнительного кода является входом умножителя. коэффициента умножения, записанного в 5 дешифраторе, соединены соответственно с Источники информации

p 3 младшими разрядами информационных вхо- принятые во внимание при экспертизе дов второго сумматора, старшие разряды . 1. Авторское свидетельство СССР . информационных входов которого соедине- № 576658, кл. Н 03 К 5/01, 1976. ны соответственно с выходами первого О 2. Авторское свидетельство СССР сумматора, выход генератора тактовых по заявке № 2806947/18-24, импульсов соединен с управляющим вхо- an. 5 06 f 7/68, 1979 (прототип).

980094

К Руду 18

Составитель В. Гусев

Редактор Н. Стащишина Техред А.Бабинец Корректор О. Билак

Заказ 9361/39 Тираж 731 . Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4