Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Реснубпик

<»>980166 (61) Дополнительное к авт. свид-ву (22) Заявлено 18.06.81 (21} 3301290/18-24 с присоединением заявки № (23) Приоритет

)$1} М.Кл.з

С 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 07,1282, Бюллетень ¹ 45

Дата опубликования описания 07 ° 12 ° 82 (%3) УДК 681. 327 (088. 8) щ

t (72) Авторы изобретения

A К.Култыгин и Н.И.Вариес (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ OIIEPATHBHOA

ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля оперативной памяти,. содержащее блок пуска-останова, связанный с блоком формирования адресов, соединенным с блоком формирования чисел и с имитатором ввода конечного адреса, блок контроля информации, связанный с блоком формирования чисел, и блок управления 11) .

Недостатком устройства является низкая надежность.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля оперативной памяти, содержащее формирователь адресных сигналов, соединенный с схемой сравнения адресов, подключенный к имитатору ввода конечного адреса и формирователю числовых сигналов, соединенному с схемой сравнения числа, счетчик, подсоединенный к дешифратору, триггер, блок управления, соединенный с счетчиком, дешифратором, триггером, с формирователем числовых снгналов,.с схемой сравнения числа и адреса, с формирователем адресных сигналов, подсоединенным к имитатору ввода начального адреса, две схемы И, подключенные к схеме сравнения числа и схеме ИЛИ, соединенной с блоком пуска-останова 21 .

5 Недостатком этого устройства является низкая надежность, поскольку оно не позволяет выявить взаимное влияние ячеек памяти в накопителях, построенных на,;чнамических элемен10 тах памяти.

Цель изобретения — повьтаение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее формирователь адресных сигналов, схемы сравнения, формирователь числовых сигналов, блок управления, первый счетчик, первый триггер, первый дешифратор, элементы И, первый элемент

ИЛИ, первый блок местного управления, блок ввода начального адреса, выход которого подключен к первому входу формирователя адресных сигналов, и блок ввода конечного адреса, выход которого соединен с первым входом первой схемы сравнения, первый выход и второй и третий входы которой подключены соответственно к первому входу блока управления и к первому и второму выходам формирователя адресных сигналов, второй вход которого соединен с первым выходом блока управления, второй выход последнего подключен к первому входу первого счетчика, выходы которого соединены с входами перво-о дешиф- 5 ратора, первый Выход последнего со единен с вторым входом блока управления, третий вход и третий выход которого подключены к первому выходу и первому входу первого триггера, !О четвертый выход блока управления .соединен с первым входом формирователя числовых сигналов, первый выход которого подключен к первому входу второй схемы сравнения, выход последней ,соединен с первыми входами первого ( и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу первого 2О блока местного управления, второй вход второй схемы сравнения соединен с пятым выходом блока управления, а третий вход является входом устройства, введены второй блок местного 2 управления, коммутатор тестовых сигналов, второй элемент ИЛИ, третий, четвертый и пятый элементы И и регистр адреса, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход и выход подключены соответственно к первому выходу и к третьему входу формирователя адресных сигналов, четвертый, пятый и шестой входы и третий выход которого соединены соответственно с шестьп, седьмым и четвертым выходами и с четвертым входом блока управления, пятый вход которого подключен з к второму выходу первого дешифрато-., ра и первому входу третьего элемеч40 та И„ второй вход которого соединен с пятым выходом блока управления, а выход — с седььжм входом формиро-! вателя адресных сигналов, четвертый выход которого подключен к шестому входу блока управления и второму . входу формирователя числовых сигналов, третий и четвертый входы которого соединены соответственно с восьмым и пятым выходами блока управле- 56 ния, седьмой вход которого подключей к первому выходу коммутатора тестовых сигналов и пятому входу формирователя числовых сигналов„шестой вход которого соединен с восьмым

55 входом блока управления и вторым выходом коммутатора тестовых сигналов, третий выход которого подключен к первому входу второго элемента ИЛИ, второй вход последнего со- 6Î единеь с выходом четвертого элемента И, первый вход которого подключен к девятому выходу блока управления и первому входу коммутатора тестовых сигналов, второй вход и 65 четвертый, пятый и шестой выходы которого соединены соответственно; с десятым вйходом и девятым .ДесяФыым и одиннадцатым входами блока управления, третий и четвертый входы коммутатора тестовых сигналов подключены соответственно к пятому выходу блокауправления и первому входу второго блока местного управления и к восьмому выходу блока управления и второму входу второго блока местного управления, третий вход и первый . выход которого соединены соответственно с одиннадцатым выходом блока управления и с вторым входом четвертого элемента И и двенадцатым входом блока управления, двенадцатцй выход которого подключен к второму входу первого счетчика, третий и четвертый входы которого соединены соответственно с третьим выходом блока управления .и с вторым выходом второго блока местного управления, третий и чет,вертый выходы которого подключены соответственно к вторым входам первого и второго элементов И, а пятый и шестой выходы — соответственно к седьмому и к восьмому входам форми- рователя числовых сигналов, девятый вход которого соединен с вторым выходом первой схемы сравнения, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, седьмой, восьмой и девятый выходы второго блока местного управления подключены соответственно к тринадцатому и четырнадцатому входам блока управления и к пятнадцатому входу блока управления и первому входу пятого элемента И, второй вход которого соединен с тринадцатым выходом блока управления, а выход — с вторым входом первого триггера, второй выход которого подключен к шестнадцатому входу блока управления, семнадцатый вход которого соединен с выходом первого блока местного управления, а четырнаццатый выход является выходом устройства.

Второй блок местного управления содержит второй счетчик, второй де-. шифратор, второй триггер, третий, четвертый и пятый элемент ИЛИ, элемент НБ и шестой, седьмой и восьмой элементы И, причем первые входы шестого и седьмого элементов И и второй счетчик являются соответственно первым, вторым и третьим входами блока, выход шестого элемента И подключен к второму входу второго счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выходы которого подключены соответственно к вторым входам шестого и седьмого и элементов И и к первому входу восьмого элемента

И, второй вход которого соединен с

980166 первым входом седьмого элемента И, выходы седьмого и восьмого элементов И подключены соответственно к входам второго триггера, третий и четвертый выходы второго дешифратора соединены соответственно с первыми входами третьего, четвертого и соответственно пятого элементов ИЛИ и с вторыми входами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключен к входу элемента НЕ, первый выход второго дешифратора является первым выходом блока и соединен с третьим входом четвертого элемента ИЛИ, выход седьмого элемента И, второй и третий выходы второго дешифратора и выход пятого элемента ИЛИ являются соответственно вторым, третьим, четвертым и пятым выходами блока, выход второго триггера является шестым выходом блока и соединен с вторым входом пятого элемента ИЛИ, выходы элемента НЕ и четвертого элемента

ИЛИ являются соответСтвенно седьмым и восьмым выходами блока.

На фиг. 1 изображена функциональная схема устройства, на фиг. 2 функциональная схема втОрого блока местного управления на фиг. 3функциональная схема блока управления.

Устройство содержит (фиг.1) формирователь 1 адресных сигналов, первую схему 2 сравнения, первый блок

3 местного управления, блок 4 ввода начального адреса, предназначенный для пуска и останова устройства, блок 5 ввода конечного адреса, Формирователь б числовых сигналов, вторую схему 7 сравнения, блок 8 управления, первый счетчик 9, первый триггер 10, первый дешифратор 11, первый 12 и второй 13 элементы И, первый элемент ИЛИ 14, регистр 15 адреса, третий 16 и четвертый 17 элементы И, второй элемент ИЛИ 18, коммутатор 19 тестовых сигналов, второй блок 20 местного управления, предназначенный для предварительного формирования чисел и режимов работы устройства, и пятый элемент И 21.

Второй блок местного управления содержит (фиг.2) второй счетчик 22, второй дешифратор 23, второй триггер

24, шестой 25, седьмой 26 и восьмой

27 элементы И, третий 28, четвертый

29 и пятый 30 элементы ИЛИ и первый элемент НЕ 31.

Елок управления содержит (фиг.3) третий триггер 32, формирователь 33 управляющих сигналов, второй элемент HE 34, шестой 35; седьмой 36 и восьмой 37 элементы ИЛИ и элементы И с девятого по двадцать второй

38-51.

Устройство работает следующим образом.

Первоначально все блоки устройства установлены в "нулевое" состояние. Цепи установки в "нуль" условно не показаны. В работе устройства различаются два цикла.

В первом цикле осуществляется обращение к накопителю в режиме записи "нулевой" (единичной) инфор"

® мации по всем адресам. При пуске .Устройства формирователь 1 (фиг.1) производит полный перебор всех адресов

i-ой микросхемы (i - 1,2,.. °,m), где m - количество микросхем в каж15 дом разряде проверяемого накопителя, Обращение к микросхеме осуществляет формирователь 1, Цепи блокировки . схемы 2 сравнения и блоков 4 и 5 условно не показаны.

2ц Блок 8 формирует сигналы записи, поступающие в накопитель, по всем адресам i-ой микросхемы, формирователь 6 формирует число "нулей".

Таким образом, в первом цикле проис25 ходит запись "0" по всем адресам

i-ой микросхемы каждого разряда накопителя.

При достижении последнего адреса микросхемы заканчивается первый

ЗО цикл работы устройства. Во втором цикле осуществляется проверка взаимного влияния ячеек памяти в накопителе. Для этого в одну из ячеек памяти (контролируемую) записывается

35 "единица" или "нуль", затем происходит многократное считывание соответ- . ственно "нулевой" или "единичной" информации из остальных ячеек памяти, тем самым осуществляется влияние

4g на контролируемую ячейку. Количество контролируемых ячеек задается блоками 4 и 5 (фиг.1) выбор неконтролируемых ячеек памяти определяется топологией микросхем и особенностью

45 работы накопителя, построенного на ,цинамических элементах памяти.

При переходе во второй цикл рабо- ты устройства с четвертого выхода формирователя 1 на вход формирова50 теля б выдается сигнал, разрешающий изменение числа. Елок 8 формирует последовательность стробирующих сигналов ВИ1, ВИЗ, ВИ4, ВИ5, управляющие работой устройства.

По сигналу ЗИ4 коммутатор 19 переключается на второй цикл работы, причем на выходе блока б формируется "1" ° В формирователе 1 устанавливается контролируемый адрес по сигналу с выхода блока 4 и осуществляется запись "1" по контролируемому адресу в микросхемы каждого разряда накопителя. Контролируемый адрес запоминается в регистре 15, при.чем сигнал записи адреса в регистр 5 15 формируется в блоке 19 по сигна9801бб лу ВИЗ из блока 8. Для выявления взаимного вЛияния ячеек памяти в накопителях и для эффективной проверки на правильность хранения информации в кОнтролируемом адресе необходимо осуществлять длительное обращение к ячейкам памяти, расположенным в той же строке и в том же столбце, что и контролируемая ячейка памяти.

Длительность обращения в режиме считывания к неконтролируемым ячейкам памяти, равная периоду регенерации задается счетчиком 9, счетная "единица" в который формируется в блоке 8 элементами И 48 и 50 после срабатывания коммутатора 19, в котором запоминается момент перехода с первого цикла работы устройства во второй на время режима записи "единиц" в контролируемый адрес. Сигнал, сформированный на выходе коммутатора 19, является разрешением для изменения режима и числа. В блоке 8 срабатывает триггер 32 (фиг.3), формирователь б (фиг.1) срабатывает но сигналу. ВИ4. Таким образом, блок

8 формирует режим считывания, а с выхода формирователя б выдается число, все разряды которого равны "ну-. лю

Формирователь 1 содержит три счетчика: строк, столбцов и микросхем. Во втором цикле работы устройства формируется счетная "единица" по сигналу ВИ1 в счетчик строк по разрешению, поступающему с.инверсного плеча триггера 1Q, параллельно формируется счетная "единица" по сигналу 1ВИ1 at счетчик 9,,при полном переборе адресов строк осуществляется заполнение 1 разрядов и-разtt рядного счетчика 9 (2 — количество ячеек памяти в строке (столбце) накопителя), при этом на втором. выходе дешифратора 11 формируется сигнал, который разрешает формирование сигнала записи информации из регистра

15 в счетчики строк и столбцов формирователя 1, счетной "единицы" в триггер 10 и в k-разрядную часть счетчика 9 (k = n - ф, при этом в счетчиках строк и столбцов формирователя 1 сформировывается контролируемый адрес. По сигналу ВИЗ срабатывает триггер 10 и k-разрядная . часть счетчика 9, а по сигналу ВИ5

1-разрядная часть счетчика 9 "обнуляется". Следовательно К разрядов . счетчика 9 подсчитывают заполнение

Х разрядов счетчика 9. Триггер 10 сигналом с инверсного выхода блокирует формирование счетной "единицы". в счетчик строк формирователя 1, а сигналом с прямого выхода разрешает формирование счетной "единицы" (по

ВИ1) в счетчик столбцов формирователя 1. Контролируемый адрес сохраняется в формирователе 1 в течение времени между сигналами ВИЗ и ВИ1, а обращение к накопителю осуществля ется между сигналами ВИ1 н ВИЗ, что

5 исключает обращение к контролируемой ячейке памяти. При полном переборе адресов столбцов ячеек памяти происходит заполнение 0 разрядов счетчика 9, что приводит к формированию сигнала на втором выходе дешифратора 11, действие которого описано выше. В период многократного обращение в режиме считывания нулевой информации из неконтролируемых ячеек памяти происходит взаимное

15 влияние на информацию,,хранимую в контролируемой ячейке памяти, и проверяется правильность считанной информации из неконтролируемых ячеек памяти схемой 7 сравнения, 2р на выходе которой при наличии ошибки,формируется сигнал ошибки.

Блок 20 формирует сигнал в период многократного обращения в режиме считывания к неконтролируемым ячейкам памяти. Сигналы с выхода схемы

7 и третьего выхода блока 20 поступают в блок 3, на выходе которого при этом формируется сигнал, останавливающий работу формировэтеля 33

ЗО (фиг.-3) блока 8. При останове устройства происходит фиксация периода неконтролируемого считывания, адреса неисправной ячейки памяти и номера неисправного разряда накопителя.

35 При отсутствии ошибок в период многократного считывания происходит заполнение k разрядов счетчика 9 (фиг,1) и на первом выходе дешифратора 11 формируется сигнал, который

4О разрешает формирование управляющего сигнал в блок 20. Блок 8 по сигналу

ВИ5 формирует счетную "единицу" в счетчик 22 (фиг.2) блока 20. Формируется сигнал на третьем выходе де45 шифратора 23, который соответствует режиму считывания из контролируемой ячейки памяти ° Сигнал на выходе элемента HE 31 блокирует формирование счетных "единиц" в счетчики строк и столбцов формирователя 1 и в g --разрядную часть счетчика 9. Сигнал-на выхсде элемента ИЛИ 29 является разрешением для формирования сигнала на выходе триггера 32 (фиг.З) в блоке 8. Сигнал на выходе элемента ИЛИ 30 (фиг.2) является разрешением для формирования сигнала на выходе формирователя б (фиг.1).

Таким образом, к моменту осуществления считывания из контролируемой ячейки памяти 0 -разрядная часть счетчика 9 и триггер 10 находятся в прежнем состоянии, в счетчиках строк и столбцов формирователя 1 записан адрес контролируемой ячейки

65 памяти.

980166

Формирователь 6 срабатывает по сигналу ВИ1 и на его выходе формируется сигнал Единица" . Осуществляется считывание "единичной" информации из контролируемой ячейки памяти.

Анализ считанной информации осуществляется схемой 7 сравнения, на выходе которой при наличии ошибки формируется сигнал. Сигналы с выходов схемы 7 и с четвертого выхода блока

20 поступают в блок 3, в результате происходит останов устройства, при этом фиксируется режим считывания иэ контролируемой ячейки памяти, ее адрес и номер неисправного разряда накопителя, При отсутствии ошибки организуется контроль следующей ячейки памяти, предварительно в бывшую контролируемую ячейку памяти записывается "нуль", в новую контролируемую ячейку записывается "еди- 20 ница", а затем осуществляется многократное считывание из неконтролируемых ячеек памяти. По сигналу ВИ5 срабатывает триггер 32 в блоке 8 управления и формируется режим запи- 25 си, формируется также счетная "единица" в счетчик 22 блока 20. Формируются сигналы на.выходах элемента

НЕ 31, элементов ИЛИ 29 и 30, вследствие чего сохраняется запрет Зр для формирования счетных единиц в счетчики. строк, столбцов формирователя и в 6 -разрядную часть счетчика 9, Кроме того, сохраняется разрешение для формирования числа. Сигнал на выходе элемента ИЛИ 29 является разрешением для установки в "нуль" триггера 10, по сигналу ВИ1 на выхо-, де формирователя 6 формируется "нуль"! и осуществляется запись "нуля" в бывшую контролируемую ячейку памяти.

По ВИ5 устанавливается в "нуль" триггер 10 и формируется. счетная

"единица" в счетчик 22 блока 20. Таким образом сохраняется режим запи- 45 си, разрешение управления формирователем 6 и по ВИ1 на выходе формирователя 6 формируется "1", разрешается одновременное формирование счетных "единиц" .а счетчики строк и столбцов формирователя 1 для формирования нового контролируемого адреса. Разрешением для формированйя счетной "единицы" в счетчик строк является сигнал, поступающий с 55 инверсного выхода триггера 10, а ! в счетчик столбцов — сигналы с третьего выхода формирователя 1 и с первого выхода дешифратора 23, инверсное значение которого блокирует поступление счетной "единицы" в 3— разрядную часть счетчика 9. Сигнал с первого выхода дешифратора 23 является разрешением для записи адреса в регистр 15 (по ВИЗ). Формирует.ся режим записи "1" в новый онтроо- 65 лируемый адрес, при этом в блоке

20 по ВИ1 запоминается на триггере

24 наличие сигнала на выходе схемы

7, и устанавливается в "нуль" .k-разрядная часть счетчика 9.:Формируются сигналы на выходах элемента ИЛИ 29 и триггера 24. По ВИ4 устанавливается в "нуль" счетчик 22, что приводит к исчезновению сигналов на первом выходе дешифратора 23 и выходе элемента ИЛИ 30 и формированию сигнала на втором выходе дешифратора 23, который является разрешением для установки в "нуль" триггера 24.

Сигнал на выходе элемента ИЛИ 29 является разрешением управления триггером 32 блока.8, сигнал на втором выходе дешифратора 23 соответствует периоду многократного считывания из неконтролируемых ячеек памяти, сигнал на выходе триггера 24 явчяется разрешением управления формирователем 6. Отсутствие сигнала на первом выходе дешифратора 23 блокирует одновременное управление счетчиками строк и столбцов формирователя 1 и разрешает формирование счетной

"единицы" в 3 -разрядную часть счетчика 9. Блок 8 формирует режим считывания и начинается период многократного считывания из неконтролируемых ячеек накопителя, как описано выше., Проверка ячеек памяти путем многократного считывания происходит до момента формирования. сигнала на первом выходе схемы 2 сравнения, который является разрешением формирования счетной-"единицы" в счетчик микросхем формирователя 1. После осуществления считывания и передачи в конечную контролируемую ячейку памяти (зто соответствует наличию сигнала на четвертом выходе дешифра тора 23 по ВИ5 формируется счетная

"единица" в счетчик микросхем этот же сигнал устанавливает в "нуль" остальные. блоки устройства. Далее осуществляется проверка следующих микросхем в каждом разряде:накопителя,описанным выше способом до формирования сигналов на выходах схемы

2 сравнения. Это соответствует окон- чанию проверки всех ячеек памяти всех микросхем во всех разрядах накопителя при задании первоначально "нулевого" фона т.е. в контроли» руемую ячейку памяти записывается

"единица" и осуществляется многократное считывание "нулевой" информации иэ неконтролируемых ячеек памяти . Для полной проверки .накопителя необходимо записать "нуль" в контролируемую ячейку памяти и осуществлять многократное считывание

"единичной" информации из остальных ячеек. Для этого в формирователь 6

9801бб введен триггер, который управляется счетной "единицей", поступающей в счетчик микросхем формирователя 1 при наличии сигнала на втором выходе схемы 2 сравнения, при срабатывании которого все блоки устройства устанавливаются в "нуль".

Таким образом, введение в предлагаемое устройство блока 20, коммутатора 19 и регистра 15 повышает надежность устройства и позволяет про-. верять взаимное влияние ячеек памяти как в.накопителях, построенных на статических элементах памяти, так и в накопителях, построенных на динамических элементах памяти, Технико-экономическое преимущество устройства заключается в его более высокой надежности по сравнению с прототипом.

Формула изобретения

1, Устройство для контроля оперативной памяти, содержащее формирова тель адресных сигналов, схемы сравнения, формирователь числовых сигналов, блок управления, первый счетчик, первый триггер, первый дешифратор, элементы И, первый элемент ИЛИ, первый блок местного управления, блок ввода начального адреса, выход которого подключен к первому входу формирователя адресных сигналов, и блок ввода конечного адреса, выход которого соединен с первым входом первой схемы сравнения, первый выход и второй и третий входы которой подключены соответственно к первому входу блока Управления и к первому и второму выходам формирователя адресных сигналов, второй вход которого соединен с первым выходом блока управления, второй выход последнего подключен к первому входу первого счетчика, выходы которого соединены с входами первого дешифратора,первый выход последнего соединен с вторым входом блока управления, третий вход и третий виход которого подключены к первому выходу и первому входу первого триггера, четвертый выход блока управления соединен с первым входом формирователя числовых сигналов, первый выход которого подключен к первому входу второй схемы сравнения, выход последней соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу первого блока местного управления, второй вход второй схемы сравнения соединен с пятым выходом блока управления, а третий вход является входом устройства, отличающее с я тем, что, с

@елью повышения надежности устройства в него введены второй блок местного управления„ коммутатор тестовых сигналов, второй элемент

ИЛИ, третий, четвертый и пятый элементы И и регистр адреса, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход и выход подключены соответственно к первому выходу и к третьему входу формирователя адресных сигналов, 10 четвертый, пятый и шестой входы и третий выход которого соединены соответственно с шестым, седьмым и четвертым выходами и с четвертым входом блока управления, пятый

>5 вход которого подключен к второму выходу первого дешифратора и,первому входу третьего элемента И, второй вход которого соединен с пятым выходом блока управления, а выходыщ с седьмым входом формирователя адресных сигналов, четвертый выход которого подключен к шестому входу блока управления H второму входу формирователя числовых сигналов, третий и четвертый входы которого соединены соответственно с восьмым и пятым выходами блока управления, седьмой вход которого подключен- к первому выходу коммутатора тестовых

3g сигналоВ и пятому входу формирователя числовых сигналов, шестой вход которого соединен с восьмым входом блока Управления и вторым выходом коммутатора тестовых сигналов, 35 третий выход которого подключен к первому входу второго элемента ИЛИ, второй вход последнего соединен с выходом четвертого элемента И, первый вход которого подключен к,девятому выходу блока управления и перному входу коммутатора тестовых сигналов, второй вход и четвертый, пятый и шестой выходы которого соеди.нены соответственно с десятым выхо-, 45 дом и девятым, десятым и одиннад1 цатым входами блока управления, третий=и четвертый входы коммутатора тестовых сигналов подключены соответI ственно к пятому выходУ блока УпРавления и первому входу второго блока местного управления и к восьмому выходу блока управления и второму входу второго блока местного управления, третий вход и первый выход которого соединены соответственно с одиннадцатым выходом блока управления и с вторым входом четвертого элемента И и двенадцатым входом блока управления, двенадцатый выход которого подключен к второму входу первого счетчика, третий и четвертый входы которого соединены соответст- венно с третьим выходом блока управления и с вторым выходом второго блока местного управления, третий и четвертый выходы которого подклю9801бб

14 чены соответственно к вторым входам первого и второго элементов И, а пятый и шестой выходы — соответст-. венно к седьмому и к восьмому входам формирователя числовых сигналов, девятый вход которого соединен с 5 вторым выходом первой схемы сравнения, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, седьмой, восьмой и девятый выходы второго блока местного 10 управления подключены соответатвен«о к тринадцатому и четырнадцатому входам блока управления и к пятнадцатому входу блока управления и первому входу пятого элемента И, второй )5 вход которого соединен с тринадцатым выходом блока управления, а выход - c вторым входом первого триггера, второй выход которого подключен к шестнадцатому входу блока управ- ления, семнадцатый вход которого соединен с выходом nepaoro блока местного управления, а четырнадцатый выход является выходом устройства.

2. Устройство по п.1, о-т л ич а ю щ е е с я тем, что второй блок местного управления содержит второй счетчик, второй дешифратор, второй триггер, третий, четвертый и пятый элементы ИЛИ, элемент HE u шестой, седьмой и восьмой элементы

И, причем первые входы шестого и седьмого элементов И и второго счетчика являются соответственно пер вым, вторым и третьим входами блока, выход шестого элемента И подключен к второму входу второго счетчика, выходы которого соединены с входами второго дешифратора, первый и второй выходы которого подключены соответственно к вторым входам шестого и седьмого элементов И и к первому входу восьмого элемента И, второй вход катброго соединен с первым входом седьмого элемента И, выходы седьмого и восьмого элементов И подключены соответственно к входам второго триггера, третий и четвертый выходы второго дешифратора соедине» ны соответственно с первыми входами третьего, четвертого и пятого элемен» тов ИЛИ и с вторыми вкодами третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ подключен к входу элемента НЕ, первый выход второго дешифратора является первым выходом блока и соединен с третьим входом четвертого элемента ИЛИ, выход седьмого элемента И, второй и третий выходы второго дешифратора и выход пятого элемента ИЛИ являются соответственно вторым, третьим, четвертым и пятым выходами блоКа, выход второго триггера является шес- тым выходом блока и соединен с вторым входом пятого элемента.ИЛИ, выходы элемента НЕ и четвертого элемента ИЛИ являются соответственно седьмым и восьмым выходами блока.

Источники ийформацин, принятые во внимание при экспертиэе

1. Авторское свидетельство СССР

9407398, кл. G 11 С 29/ОО, 1970.

2. авторское свидетельство СССР

Р7б9642, кл. 6 11 С 29/00, 1979 (прототип).

980166

Составитель Т Зайцева

Техред A.Áàáèíåö Корректор A.Ференц

Редактор Е. Лушникова

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 9368/42 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 Раушская наб., д. 4/5