Устройство для линеаризации характеристик измерительных преобразователей

Устройство для линеаризации характеристик измерительных преобразователей

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 080181 (21) 3278083/18-24

И11М. Кп.

G F 15/20 с присоединением заявки ¹вЂ”

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет— (531УДК 681. 325..22(088.8) Опубликовано 151282, Бюллетень ¹ 46

Дата опубликования описания 15.12.82

В.М. Бурковский, Г.И. Разин и М.Я. Сохрин - -. :. г„"., :..";«, « )г, « г;«г ° °

-:,1 ггпу, - аХ>„ м.

,=.«

Государственное специальное конструкторское бюро теплофизического приборостроения (72) Авторы изобретения

« г

« (71) Заявитель (5 4 ) УС POACTBO ДЛЯ ЛИНЕЛРИЗЛЦИИ ХЛРАКТЕРИСТИК

ИЗМЕРИТЕЛЬНЫХ ПРЕОБРАЗОВАТЕЛЕИ

Изобретение относится к вычислительной и изглерительной технике, и предназначено для использования в о многоканальных изглерительных системах с различными типами измерительных преобразователей, иглеющих нелинейные передаточные характеристики.

Известно устройство для линеариэации характеристик измерительных преобразователей, содержащее узел вычитания и суммирования импульсов, два счетчика, коммутационную матрицу, дешифратор участков аппроксимации и делитель частоты (1).

Известен также специализированный цифровой чистотомер, содержащглй линеаризатор измеряемой величины t 2).

Недостатком указанных устройств является то, что каждое из них работает с однотипными измерительными преобразователями, имеющими одинаковые нелинейные характеристики.

Наиболее близким иэ известных устройств по технической сущности к изобретению является устройство для линеаризации характеристик изглерительных преобразователей, которое содержит блок вычитания и суглмирования, два счетчика, дешифратор, Делитель частоты, коммутирующую матрицу и блок выбора характеристик, состоящий из наборного поля и переключателя (3).

Недостаток указанного устройства заключается в том, что при увеличении числа типов измерительных преобразователей пропорционально увеличивается число шин участков аппроксимации наборного поля и усложняется переключатель, что приводит к значительноггу усложнению блока выбора характеристик.

Целью изобретения является упрощение устройства.

Поставленная цель достигается тем, что устройство, содер«жащее блок вычитания и суммирования, два счетчика, делитель частоты, коммутатор, первый и второй выходы которого соединены соответственно с первым и вторым входами блока вычитания и суммирования, третий вход которого является инфорглационныгл входом устройства, выход блока вычитания и суммирования соединен с входогл первого счетчика, первый выход которого соединен с инфорглационным входогл коммутатора, второй выход первого счетчика соединен со входом делителя частоты, выход которого подключен к входу. второ982007 го счетчика, содержит постоянный запоминающий блок, младшие разряды адресного входа которого соединены с выходогл второго счетчика, выход постоянного запоминающего блока подключен к управляющему входу коммутатора, старшие разряды адресного входа постоянного запоминающего блока соединены с управляющигл входом устройства. Блок вычитания и суммирования в устройстве содержит эле- 10 менты И, ИЛИ, триггеры, причем первые входы первдго и второго элементов И и тактовый вход первого триггера соединены с третьим входом блока, второй вход второго элемента И является вторым входом блока, третий вход второго элемента И подключен к первому выходу первого триг;ера, второй выход которого подключен к второму входу первого элемен.а и к первому входу второго триг."ера, второй вхбд которого является .1ервым входом блока, выход второго триггера соединен с информационныгл входом первого триггера, выход пер- 25 вого элемента И соединен с входогл третьего триггера, выход которого соединен с первым входом элемента

ИЛИ, второй вход которого соединен с выходо второго элемента И выход 30 элемента ИЛИ является выходом блока.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 — функциональная схема коглмутатора; на фиг. 3 функциональная схема блока вычита- 35 ния и суммированиями на фиг. 4 и 5 временные диаграммы работы блока вычитания и суммирования для режима вычитания и режима суммирования соответственно.

Устройство содержит блок 1 вычитания и суммирования, вход которого

40 входам коммутатора 3, причем первый и второй выходы коммутатора 3 соединены с первым и вторым входами блока 1 вычитания и суммирования.

К одному из выходов первого счетчика 2 подключен вход делителя частоты 4, выход которого соединен со входом второго счетчика 5, выходы которого соединены с младшими разрядами адресного входа постоянного

55 запоминающего блока б. Выход постоянного запоминающего блока б подключен к управляюцим входам коимутатора 3, причем разряды адресного входа пос- 60 тоянного запоминающего блока служат для выбора типа линеаризуемой характеристики.

Коммутатор 3 содержит (фиг. 2) группу дифференцирующих цепочек 7-12, 65 соединен с выходом преобразователя параметра в число импульсов (на фигуре не показан), а выход — со вхо- 45 дом первого счетчика 2. Выходы счетчика 2 подключены к информационным входы которых являются информационными входагли коммутатора 3. Выходы дифференцирующих цепочек 7-12 подключены ко входам элементов И 13-18, вторые входы которых являются управляющими входами коммутатора 3. Выходы элементов И 13-18 подключены ко входам элемента ИЛИ 19, выход которого является первым выходом коммутатора 3. Один из управляющих входов коммутатора 3 подключен к буферному усилителю 20. Выход буферного усилителя 20 является вторым выходом коммутатора 3.

Блок вычитания и суммирования 1 содержит (фиг. 3) элемент И 21, один из входов которого соединен с третьим входом блока 1. К третьему входу блока 1 подключены первый вход элемента И 22 и тактовый вход триггера 23. Второй вход элемента И 22 является вторым входом блока 1 вычитания и суммирования, а третий вход элемента И 22 подключен к прямому выходу триггера 23. Инверсный выход триггера 23 подключен ко второму входу элемента И 21 и входу триггера 24, другой вход которого является первым входом блока 1 вычитания и суммирования 1. Прямой выход триггера 24 соединен с входом триггера

23. Выход элемент И 21 соединен с тактовым входом триггера 25, выход которого соединен с первым входом элемента ИЛИ 26, второй вход которого соединен с выходом элемента И 22, а выход является выходом блока 1 вычитания и суммирования.

Работа устройства заключается в реализации передаточной функции, осуществляющей кусочно-линейную аппроксимацию функции, обратной линеаризуемой характеристике.

На вход блока 1 вычитания и суммирования от преобразователя параметрчисло импульсов (не показан) поступает последовательность импульсов.

В зависиглости от кода, поданного на старшие разряды адресного входа постоянного запоминающего блока б и текуцего состояния счетчика 5 с выхода постоянного запоминающего блока б на управляющие входы коммутатора 3 поступает управляющий код, Он разрешает прохождение соответствующего числа импульсов, сформированных на выходах счетчика 2, на входы блока 1 вычитания и суммирования. Это число импульсов добавляется к последовательности импульсов от преобразователя параметр — число импульсов или вычитается из нее на данном участке аппроксимации нелинейной характеристики. В результате на вход счетчика

2 поступает линеаризированная последовательность импульсов. Делитель 4 частоты служит для разбивки на уча982007

Формула изобретения

65 стки аппроксимации. Выбор коэффициента деления для делителя 4 частоты, а также выбор счетчика 2, к которому подключен делитель 4 частоты, осуществлен исходя из. равенства коэффициента деления последовательности входных импульсов числу, соответствугощему величине участка аппроксимации. Таким образом осуществлена разбивка полного диапазона входного параметра на равные по длине участки аппроксиглации.

Переключение участков аппроксимации производится счетчиком 5, смена состояния в котором происходит при поступлении на вход счетчика .2 определенного числа входных импульсов, соответствующего длине учаотка аппроксиглации.

Hh информационные входы коммутатора 3 поступают импугьсы с выходов триггеров счетчика 2. По переходу триггеров счетчика 2 в единичное состояние дифференцирующие цепочки

7-12 вырабатывают импульсы, прохождение которых через элемент И 13-18 на входы элемента ИЛИ .19 и на первый выход коммутатора 3 определяется логическими уровнями на соответствующих управляющих входах ког мутатора.

При этом число импульсов, которые проходят на первый выход коммутатора

3 за цикл счетчика 2, равно коду, поступающему на управляющие входы коммутатора 3. К одному из управляющих входов подключен вход буферного усилителя 20. Уровень сигнала, поступающего с буферного усилителя 20 на второй выход коммутатора 3,определяет, будут ли выходные импульсы коммутатора добавляться к входной последовательности -импульсов на блоке 1 вычитания и суммирования или Gyдут запрещать прохождение соответствующего числа импульсов входной последовательности.Работа блока 1 вычитания и суммирования описана по временным диаграммам, приведенным на фиг. 4 (режим вычитания) и на фиг.5 (режим суммирования).

Перед началом работы устройства необходимо установить триггер 23 в нулевое состояние. Иа вход блока 1, являющийся информационным входом устройства поступает импульсная после1 довательность от преобразователя параметра в число импульсов, частота которой делится на два триггером 25 и поступает через элемент ИЛИ 26 на выход блока 1. При поступлении на первый вход блока импульса с первого выхода коммутатора 3 триггер 24 устанавливается в единичное состояние.

Логическая единица, поступающая на вход триггера 23 с выхода триггера

24, разрешает переключение триггера

23 в единичное состояние. При этом уровень логического нуля, поступающий с инверсного выхода триггера

23 на вход триггера 24, сбрасывает триггер 24 в нулевое состояние.

Сформированный на инверсном выходе триггера 23 импульс в течение периода входной частоты запрещает про.хождение одного импульса с входом блока 1 через элемент И 21 на вход триггера 25. Логический уровень на втором входе блока вычитания и суммирования 1 определяет режим работы блока. Если на втором входе логический нуль (режим вычитания), то сформированная на выходе триггера

15 25 импульсная последовательность через элемент ИЛИ 26 проходит на выход блока 1. Сформированная на выходе блока 1 последовательность соответствует вычитанию одного импульса из входной последовательности импульсов. Если на вгором входе блока 1 логическая единица режим суммирования, то сформированный на прямом выходе триггера 23 импульс

25 разрешает прохождение на выход элемента И 22 одного импульса входной последовательности. Сформированный таким образом импульс с выхода элемента И 22 поступает на вход элеЗО мента И. 26 и добавляется к импульсной последовательности, сформированной на выходе триггера 25. Полученная импульсная последовательность поступает на выход блока 1. При отсутствии импульсов на первом входе блока 1 вычитания и суммирования независимо от уровня сигнала на втором входе блока 1 импульсная последовательность, поступающая на информационный вход, проходит через элемент И 21, делится на два на триггера 25 и проходит на выход блока 1 через элемент ИЛИ 26.

Постоянный запоминающий блок 6 хранит управляющие коды коммутатора для каждого участка аппроксимации всех линеаризуемых характеристик.

Выборка управляющего кода осуществляется путем подачи на старшие разряды адресного выхода постоянного

5О запоминающего блока б кода, соответствующего типу линеаризуемой характеристики, а на младшие разряды адресного входа — кода участка аппроксимации.

55 Изобретение упрощает схеиу устройства линеаризации, предназначенного для работы с разнотипными измерительными преобразователяглгг.

1. Устройство для линеаризации характеристик измерительных преобразователей, содержащее блок вычита982007 ния и суммирования, два счетчика, делитель частоты, коммутатор, первый и второй выходы которого соединены соответственно с.первы л и вторым входами блока вычитания и суммирования, третий вход которого является информационным входом устройства, выход блока вычитания и суммирования соединен с входом первого счетчика, первый выход которого соединен с информационным входом коммутатора, второй выход первого счетчика соединен со входом делителя частоты, выход которого подключен к входу второго счетчика, о т л и ч а ю— щ е е с я тем, что, с целью упрощения, оно содержит постоянный запоминающий блок, младшие разряды адресного входа которого соединены с выходом второго счетчика, выход постоянно запоминающего блока подключен к управляющему входу коммутато- . ра, старшие разряды адресного входа постоянного запоминающего блока соединены с управляющим входом устройства.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок вычитания и суммирования содержит элементы И, ИЛИ, триггеры, причем первые входы первого и второго элементов И и тактовый вход первого триггера, соединены с третьим входом блока, второй вход второго элемента И является вто- рым входом блока, третий вход второ5

ro элемента И подключен к первому выходу первого триггера, второй выход которого подключен к второму входу первого элемента И и к первому входу второго триггера, второй вход которого является первым входом блока, выход второго триггера соединен с информационным входом первого .триггера, выход первого элемента И соединен с входом третьего триггера, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ является выходом блока.

20 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 483674, кл. G 06 F 15/20, 1973.

2. Гутников В.С. и др. Специализированный цифровой частотомер для работы с измерительным частотными ,преобразователями. — "Приборы и системы управления". Р 5, 1977, с. 22-24.

3. Авторское свидетельство СССР

Р 698000, кл. С 06 Р 15/20, 1978. !

982007

8Ы сиво

NPk11Ppu

2Я

plu8 врипе а

О доим

lnueu

Составитель A. геренов

Редактор М. Товтин Техред E.Ìûöüo Корректор С. Шекмар

Заказ 9713/69 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Z(-35, Раушская наб, д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4