Блок адресной выборки для запоминающего устройства

Блок адресной выборки для запоминающего устройства

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i ii982083

Союз Советскин

Соцыалыстыческын

Республик (61) Дополнительное к авт. сана-ву р2)Заявлено 25,О8.80 р1)2$74737у18 24 с присоединением заявкн ЭЙ(26 211риоритет (5t)N. Кл .

G 11 С 8/00

Гееударстеаюж кекнтет

ИСР но штам. нзебретеннй и атнрытнй

Опубликовано 15. 12 . 82. Бюллетень № 46

Дата опублнкования описания 15; 12 .82 (53) УДК 681 ° 327. .66(088.8) / ("j

1 (72) Авторы изобретения

B.B PîìàHîâ и А.Т.Казаченко (7f) Заявнтель (5> ) Brl0K AQPECHOA Bbl50PKH QJlR ЗАПОНИН @ЕГО

УСТРОЙСТВА то

Изобретение относится к устройствам управления адресной части запо-. минающих устройств и может быть применено в запоминающих устройствах на тонких магнитных пленках.

Известен блок адресной выборки, содержащий матричный транзисторный дешифратор, в котором коллектор каждого из транзисторов соединен с адресной обмоткой, и формирователи импульсов, подключенные к базам и эмиттерам транзисторов соответствую-. щих строк и столбцов матрицы (1 ).

Недостатком этого блока адресной выборки является низкое быстродействие, что связано с необходимостью заряда больших паразитных емкостей выбранных строки и столбца матрицы.

Наиболее близким к предлагаемому зо является блок адресной выборки, который содержит матричный дешифратор, выполненный на транзисторах. Коллектор каждого из транзисторов соединен

2 с одним концом адресной обмотки, другой конец которой заземлен. Базы и эмиттеры транзисторов подключены к соответствующим координатным шинам, которые через резисторы подключены к шинам смещения, координатные ключи, выходы одних из которых соединены с базовыми, а других - с эмиттерными координатными шинами, первый и второй формирователи импульсов, выходы которых соединены с входами соответствующих координатных клю" чей (2).

Недостатком данного блока является низкое быстродействие. Это объясняется тем, что велика постоянная времени заряда входных емкостей всех транзисторов, подключенных к выбранной базовой шине (e том числе и выбранного транзистора ), поскольку заряд этих емкостей происходит через большие сопротивления резисторов, подключенных к эмиттерным шинам.

98208

Цель изобретения - повышение быстродействия блока адресной выборки.

Поставленная цель достигается тем, чта в блок адресной выборки для за.поминающего устройства, содержащий матричный дешифратор, выполненный на транзисторах, коллекторы которых через адресные обмотки заземлены, а базы и эмиттеры подключены соответственйо к базовым и змиттерным координатным шинам, которые через . Резисторы подключены к шинам смещения, координатные ключи, выходы одних из которых соединены с змиттерными, а выходы других - с базовыми координатными шинами, первый формирователь импульсов, выход которого соединен с входами одних координатных ключей, и второй формирователь 20 импульсов, введен развязывающий we-мент, выполненный на импульсном трансформаторе, концы первичной обмотки которого соединены с выходами второго формирователя импульсов, а 2% концы вторичной обмотки " с входами соответствующих координатных ключей.

На чертеже изображена схема блока адресной выборки для запоминающего устройства. 30

Блок адресной выборки содержит матричный дешифратор 1 выполненный на транзисторах 2, коллекторы которых через адресные обмотки 3 заземлены, а базы и эмиттеры подключены соответственно к базовым 4 и змиттер- . ным 5 координатным шинам, которые через резисторы 6 и 7 подключены к шинам 8 и 9 смещения, координатные ключи 10 и 11, причем выходы ключей

10 соединены с базовыми шинами, а выходы ключей 11 - с эмиттерными шинами, входы ключей 10 объединены и соединены с выходом первого формирователя 12 импульсов, выходы второго формирователя импульсов 13 подклю" чены к концам первичной обмотки им" пульсного трансформатора 14, концы вторичной обмотки которого соединены с входами ключей 10 и 11.

Блок адресной выборки работает

50 следующим образом.

Для выборки одного из транзисторов матрицы и подачи тока в соот-; ветствующую адресную обмотку 3 от- 55 крывается один из ключей 10 и один из ключей 11. После включения второ- го формирователя импульсов 13, имею- . щего низкое выходное сопротивление, напряжением с вторичной обмотки импульсного трансформатора 14 начинается заряд входных емкостей транзисторов 2, подключенных к вь.бранной базовой шине 4. При этом постоянные времени заряда входных емкостей всех транзисторов 2, кроме выбранного,астаютсл такими же, как в прототипе . Постоянная времени заряда входной емкости выбранного транзистора 2 существенно уменьшается, поскольку ее заряд происходит па цепи, состоящей из выбранных ключей 10 и 1) и низкого выходного сопротивления Формирователя импульсов 13. После завершения заряда входной емкости выбранного транзистора 2 включается первый формирователь 12, имеющий абычна высокое выходное сапративление, Так ат Формирователя 12 протекает па цепи змиттер-коллектор выбранного транзистора 2 - выбранная адресная обмотка 3 - земля. Поскольку вхадная емкость выбранного транзистора 2 уже заряжена, та ответвление тока формирователя 12 в цепь базы зтага транзистора оказывается существенна меньше, чем в прототипе. Эта позволяет ! получать в адресной обмотке более крутой, чем у прототипа, фронт тока.

Пример, Использования предлагаемого блока адресной выборки в запоминающем устройстве на цилиндри- . ческих магнитных пленках емкостью

2048 16-разрядных слав. Матричный дешифратор и ключи выполнены на матрицах транзйстарав 2ТС622А. В качестве формирователей импульсов используются формирователи вытекающего тока

169АА4. Сопротивления резисторов, связанных с базовыми и змиттерными шинами составляют 1,2 к0м и 200 Ом.

B предлагаемом блоке адресной выборки по сравнению с прототипом время заряда паразитной емкости выбранного транзистора уменьшено с 320 нс до

15 нс, а длительность переднего фронта адресного . тока уменьшена с 90 нс о 50 нс. Это позволяет увеличить

ыстродействие запоминающего устройства 8 1,4 раза. Кроме того, уменьшение длительности переднего фронта адресного тока приводит к увеличению в 1,8 раза (до 7 мВ J амплитуды сигнала считывания, что позволяет повысить помехоустойчивость запоминающего устройства, расширить область устайчи5 982ВЗ вой работы и применить серийно выпус каемый усилитель воспроизведения

169УИ2.

Формула изобретения

Блок адресной выборки для запоминающего устройства, содержащий матричный дешифратор, выполненный на транзисторах, коллекторы которых через адресные обмотки заземлены, а базы и эмиттеры подключены соответственно к базовым и эмиттерным координатным щинам, которые через резисторы,подключены к винам смещения, координатные ключи, выходы одних из которых соединены с эмиттерными, а выходы других " с базовыми координатными шинами, первый формирователь 29 импульсов, выход которого соединен с входами одних координатных ключей, 3 6 и второй -формирователь импульсов, отличающийся тем, что, с целью повыеения быстродействия блока, в него введен развязывающий элемент, выполненный на импульсном трансформаторе, концы первичной обмотки которого соединены с выходами второго формирователя импульсов, а концы вторичной обмотки " с входами соответствующих координатных ключей.

Источники информации, принятые во внимание при экспертизе

1. Запоминающие устройства современных ЗЦВИ. Сб.статей под.ред.

А.А.Крупского. И., "Мир", 1968, с. 177-196

2. Страхов В.Г., Бородкин B.È.

Применение транзисторного дбшиф" ратора:в запоминающих устройствах на тонких магнитных планках. "Вопросы радиоэлектроники", pep., BT, вып;1, 1971, с.119-128 (прототип).

982083

Составитель А.Дерюгин

Редактор Е.Лазуренко Техредй.Гергель Корректор М,барощи

ЮЮЮ Ч Ф ЮЮ

Заказ 9721/73 Тираж 622 .Подписное

ВНИИЙИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, 3-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4