Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (ц)982095

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт, санд-ву (22) Заявлено 22. 05 ° 81 (21) 3289715/18-24 с присоединением заявки Pk (23) Приоритет (51)М. Кл.

G 11 С 19/00

31еаударстинный ноинтет

СССР ао делам нзабретеннй н открытнй

Опубликовано 15. 12. 82. Бюллетень № 46

Дата опубликования описания 15.12.82 (53) УДК 681. 2 ..6(088.8) 1 й

В.М. Гриць и В.С. Пупиков (72) Авторы изобретения (71) Заявитель (54 ) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОИ СТВО

Изобретение относится к вычислительной технике и может быть использовано в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов.

Известно буферное запоминающее уст- 5 ройство, в котором используется метод .перекрестно-последовательного обращения, позволяющий осуществлять двухсторонний обмен информацией и совмещать процессы ввода в буферное sano" минающее устройство и вывода информа" ции из него t 1).

Недостатком данного устройства является низкая надежность. 15

Наиболее близким техническим реше" .нием к изобретению является буферное запоминающее устройство, содержащее накопитель, адресные входы которого подключены и выходам схем И"ИЛИ, пер" 26 вые входы которых соединены с шиной

"Код операции" и входом инвертора, выход которого соединен с вторыми входами схем И-ИЛИ, счетчик адреса записи и счетчик адреса чтения, входы которых соответственно подключены к шинам "Модификация адреса записи" и "Модификация адреса чтения" f 2).

Однако использование этого устройства в системах ввода информации многоканальных измерительных комплексов, когда последовательность опроса кана» лов неизменна, а их количество равно или превышает и кратно количеству ячеек буферного запоминающего устройства, отказ одной или нескольких ячеек накопителя приводит к потерям информации от одного или нескольких каналов, Цель изобретения - повышение надежности устройства за счет выравнивания вероятности потерь по каждому из каналов измерительной системы.

Поставленная цель достигается тем, что буферное запоминающее устройство, содержащее накопитель, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, адресные входы

98209 накопителя подключены к выходам элементов И-ИЛИ, первые входы которых подключены к выходу элемента НЕ, вход элемента НЕ подключен к вторым входам элементов И-ИЛИ и является первым управляющим входом устройства, первый и второй счетчики адреса, входы которых являются соответственно вторым и третьим управляющими входами устройства, содержит первый и второй сумма- 10 торы, входы которых подключены к выходам соответствующих счетчиков адреса, выходы первого и второго сумматоров подключены соответственно к третьим и четвертым входам элементов И-ИЛИ.1S

На чертеже изображена структурная схема буферного запоминающего устройства.

Буферное запоминающее устройство содержит накопитель 1, .элементы И-ИЛИ

2, шину 3 "Код операции", элемент НЕ

4, счетчик 5 адреса, счетчик 6 адреса чтения, шину 7 "Иодификация адреса записи", шину 8 "Иодификация адреса чтения",,первый сумматор 9, второй сумматор 10 и входные шины 11.

Устройство работает следующим образом.

Перед началом работы счетчик 5 ад30 реса, предназначенный для адреса записи, и счетчик 6 адреса, предназначенный для адреса чтения, устанавливаются в нулевое состояние (цепь начальной установки не показана ).Емкость буферного запоминающего устройства ov>S ределяется не полной разрядностью счетчика 5 адреса записи (счетчика 6 адреса) и составляет 2К слов, где Кколичество младших разрядов счетчика

5 адреса, выходы которого подключены о к первым входам первого сумматора 9 (количество младших разрядов счетчика 6 адреса, выходы которых подключены к первым входам второго суммато- ра 10).

При выполнении операции записи информации в накопитель 1 на шине 3

"Код операции" устанавливается низкий уровень сигнала, который, воздействуя через элемент HE 4 на элементы И-ИЛИ И

2, подключает к адресным входам нако. пителя 1 выходы первого сумматора 9. ,Текущий адрес записи формируется следующим образом.

На входы первого слагаемого сумма- SS

: тора 9, начиная с младшего разряда, поступают соответственно выходы i, 2, К разрядов счетчика 5 адреса. На

5 4 входы второго слагаемого сумматора 9,. начиная с младшего разряда, поступают выходы соответственно К+1, K+2 разрядов счетчика 5 адреса. 8 накопитель 1 по адресу, сформированному на выходах сумматора 9, осуществляется запись информации, находящейся на входных шинах 11 числа. По окончании записи сигналом на шине 7 "Иодификация адреса записи" добавляется единица к содержимому счетчика 5 адреса.

При выполнении операции чтения информации из накопителя 1 на шине 3

"Код операции" устанавливается высокий уровень сигнала, который, воздействуя на элементы И-ИЛИ 2, подключает к адресным входам накопителя 1 выходы второго сумматора 1О.

Текущий адрес чтения формируется следующим образом, На выходы первого слагаемого сумматора 10, начиная с младшего разряда, поступают соответственно выходы

1, 2, ..., K разрядов счетчика 6 адреса. На входы второго слагаемого сумматора 10, начиная с младшего разряда, поступают соответственно выходы 1, 2, K разрядов счетчика 6 адреса. На выходы второго слагаемого сумматора

10, начиная с младшего разряда, поступают выходы соответственно К+1, К+2, Р разрядов счетчика 6 адреса.

Производится чтение информации из накопителя 1 по адресу, сформированному на выходе сумматора 10. По окончании чтения на шине 8 "Модификация адреса чтения" добавляется единица к содержимому счетчика 6 адреса. Количество дополнительных разрядов Р - К счетчиков определяется характером отказов накопителя 1, а также отношением количества информационных каналов измерительной системы к количеству ячеек накопителя 1 буферного запоминающего устройства.

Таким образом, при работе буферного запоминающего устройства начальный адрес записи (чтения), а следовательно, все последующие и конечный адрес записи (чтения ) будут изменяться, т. е. увеличиваться на единицу, каждый раз после записи (чтения) 2" слов с возвратом к исходному после записи (чтения ) 2 слов. Так, например, при

Р

К-7 и Р=9 запись (чтение) информационных слов в накопитель 1 осуществляется по следующим адресам: первые 2 слов -0000000 +1111111, вторые 2 слов

5 98209

-0000001 +0000000, третьи 2 слов

-00000 10 +000000 l четвертые 2" слов

-0000011 +0000010, пятые 2 слов

-0000000 +1111111 и т. д. При этом емкос1ь буферного запоминающего уст- S ройства составляет 2 =128 слов.

Тем самым устраняется однозначное соответствие номера информационного канала и номера ячейки буферного запоминающего устройства (накопителя), куда производится запись данных этого канала. Использование предлагаемого устройства позволяет уменьшить вероятность потерь информации одних и тех же каналов, распределяя эти потери равномерно между несколькими канала" ми. С учетом таких особенностей изме-. рительной информации, как избыточность и периодичность, предлагаемое буфер" ное запоминающее устройство не вносит З© погрешности в работу системы обработ" ки, исключая в тоже время потери информации одних и тех we каналов.

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР

If 758251, кл. G 11 С 9/00, 1978.

2. Авторское свидетельство СССР

II У5154, кл. G 1I C 9/00, 1974 (прототип }. формула изобретения

Буферное запоминающее устройство, содержащее накопитель, информационные

5 d входы и выходы которого являются соответственно информационными входами и выходами устройства, адресные входы накопителя подключены к выходам эпементов И-ИЛИ, первые входы которых подключены к выходу элемента НЕ, вход элемента НЕ подключен к вторым входам элементов И-ИЛИ и является первым управляющим входом устройства, первый и второй счетчики адреса, входы которых являются соответственно BtopbIH u третьим управляющими входами устройства, о т л и ч à ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит первый и второй сумматоры, входы которых подключены к выходам соответствующих счетчиков адреса, выходы первого и второго сумматоров подключены соответственно к третьим и четвертым входам элементов

И-ИЛИ.

982095

Тираж 622 Подписное

ВНИИХИ Государственного комитета СССР по делам изобретений и открытий

133035, Иосква, Ж-35, Раушская наб., д. 4fg аОФ Общюю В

Филиал ППП "Патент", г. Ужгород, кл. Проектная, 4

Заказ 9723/ 3

Составитель С. Шустенко .

Редактор Е. Лвзуренко Техред А.Бабинец Корректор В. Прохненко,