Устройство для преобразования временных интервалов в двоичный код

Устройство для преобразования временных интервалов в двоичный код

Иллюстрации

Показать все

Реферат

 

<>983638

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт. сеид-ву— (22) Заявлено 25 ° 02.81 (21) 3251290/18-21

Союз Советскик

Социалнстичвскнк

Республик ($1) hA. Ngl.ç с присоединением заявки ЙоG F 10/04

Государственный номнтет

СССР по делам нзобретеннй н открытнй (23) ПриоритетОпубликовано 23Л232. Бюллетень Мо 47 (Щ УДК 681. 325. 3 (088. 8) Дата опубликования описания 23. 12. 82 (71} Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ

ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОД

Изобретение относится к электрон-. ным дискретным устройствам систем: автоматики, телемеханики, вычисли- тельной техники. и связи и может быть использовано в системах сбора, обработки и.передачи многоканального потока информации.

Известно устройство для преобра- . зования временных интервалов в дво ичный код,содержащее блок управле-: ния, генератор тактовых импульсов, подключенные к его выходу счетчики, блок вывода информации, логические элементы (13.

Однако это -устройство не может: обеспечить надежный прием и достоверную регистрацию поступающих с переменной интенсивностью мощных потоков данных, когда скорость и объем поступления информации значительно. 20 превьнаает прдпускную способность устройства.

Известно устройство для преобразования временных интервалов в двоичный код, содержащее блок управле- 25 ния с генератором тактовых импульсов на входе, блок памяти с подключенным к его входу регистром адреса, регистр состояния канала, регистр значащих моментов, блок вычитания, З0 сумматор и блок вывода информации, в состав которого входят сдвиговый регистр (буферный регистр) и счетчик с дешифратором на выходе, блок скорости канала, блок сравнения, блок дополнения до бита, блок остатка . преобразования, в. котором хранится код длительности и код значения остатка преобразования, и блок временного интервала, хранящий код длительности временного интервала, код состояния временного интервала (код состояния канала) и код значения бита, полученного в процессе преобразования (2).

Недостатками этого устройства являются низкое быстродействие в процессе преобразования, обусловленное тем, что процесс преобразования содержит большое количество операций, и сложность.

Наиболее близким по технической сущности к изобретению является устройство для преобразования временных интервалов в двоичный код, которое содержит блок управления, первый вход которого соединен с выходом генератора тактовых импульсов, регистр адреса, выход которого подключен к входу блока памяти, и регистр числа, 983638

10 который содержит разряды для записи кода состояния канала — регистр состояния канала, и разряды для записи кода времени изменения состояния канала — регистр значащих моментов, выход которого соединен с одним из входов блока вычитания, регистр времени отсчета, сумматор и вычитающий счетчик, выход которого соединен с вторым входом блока управления, блок вывода информации, два коммутатора, элемент ИЛИ и элемент И (3}.

Недостатком этого устройства является низкая достоверность преобразования, обусловленная низкой помехозащищенностью устройства.

Целью изобретения является повышение достоверности преобразования. .Поставленная цель достигается тем, что в устройство для преобразования временных интервалов в двоичный код, содержащее два коммутатора, генератор тактовых импульсов, выход которого подключен к первым входам блока управления и элемента И, выход которого соединен с первыми входами блока вывода информации и вычитающего счетчика, выходы которого соединены с первой группой входов блока управления, первый выход которого соединен с входом регистра состояния канала, а второй выход подключен к первым входам первого коммутатора и первого элемента ИЛИ, вторые входы которых объединены и подключены. к третьему выходу блока управления, четвертый выход которого соединен с вторым входом элемента И, выход первого элемента ИЛИ подключен к управляющему входу сумматора, выходы генератора времени отсчета соединены с первой группой входов первого комму- 40 татора, выходы которого подключены к первой группе входов сумматора, выходы регистра значащих моментов подключены к первой группе входов блока вычитания, выход регистра ад- 45 реса соединен с управляющим входом блока памяти, первая группа выходов которого соединена с группой входов регистра состояния канала, выходы которого подключены к группе входов блока вывода информации, введены коммутатор, пять элементов ИЛИ H ре- . гистр дробной части, причем выходы регистра времени отсчета подключены к первой группе входов второго коммутатора, вторая группа входов которого объединена с второй группой входов первого коммутатора и подключе на к выходам регистра дробной части и второй группе входов блока уп= равления, второй вход которого сое- 60 динен с выходом блока вычитания, группа выходов которого подключена к группе входов регистра дробной части и к первой группе входов третьего коммутатора, вторая и третья груп- 65 пы,входов которого подключены состветственно к выходам блока памяти и сумматора, выходы третьего коммутатора соединены с группами входов регистра значащих моментов, регистра времени отсчета и вычитающего счетчика, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к первым входам второго коммутатора, третьего элемента ИЛИ и регистра дробной части, а также к пятому выходу блока управления, шетой выход которого соединен с вторыми входами третьего элемента ИЛИ и второго коммутатора и с первым входом четвертого элемента

ИЛИ, второй вход которого соединен с первым выходом блока управления, и первым входом пятого элемента ИЛИ, второй вход которого подключен к второму входу регистра дробной части, седьмому выходу блока управления и первому входу шестого элемента ИЛИ, второй вход которого соединен с вторым входом первого коммутатора, а выход подключен к входу регистра времени отсчета, выходы вычитающего счетчика соединены с второй группой входов сумматора, выходы второго коммутатора подключены к второй группе входов блока вычитания, вход которого соединен с выходом третьего элемента ИЛИ и первым входом третьего коммутатора, второй вход которого подключен к выходу пятого элемента ИЛИ и входу регистра адреса, а третий вход соединен с выходом первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к входу регистра значащих моментов.

На фиг. 1 представлена функциональная схема устройства преобразования временных интервалов в двоичный код; на фиг. 2 — пример функциональной схемы блока управления.

Устройство содержит блок 1 управления, генератор 2 тактовых импульсов, регистр 3 адреса, блок 4 памяти, регистр 5 состояния канала, регистр 6 времени отсчета, регистр 7 значащих моментов, блок 8 вычитания с избыточным старшим разрядом, сумматор 9, вычитающий счетчик 10, регистр 11 дробной части числа, коммутаторы 12-14, элементы 15-20 ИЛИ, элемент 21 И и блок 22 вывода ин" формации, содержащий регистр 23 сдвига счетчик 24 и дешифратор 25 и ключ 26, Блок 1 управления содержит седьмой выход 27, первый выход 28, шестой выход 29, пятый выход 30, вторую шину 31 входов, первую группу

32 входов, второй вход 33, второй выход 34, третий выход 35, четвер(гый выход 36, вход пуска 37, подключенный к шине 37 пуска, первый вход 38.

983638 йа фиг. 2 представлена функциональная схема одного иэ возможных вариантов выполнения блока 1 управления.

Блок 1 управления содержит D-триггеры 39-45, элементы 46-49 ИЛИ, элементы 50-57 И и дешифраторы 58 и 59.

Дешифратор 58 содержит элемент

60 И, элементы 61-63 ИЛИ и элементы

64 и 65 НЕ.

Дешифратор 59 содержит элемент

66 ИЛИ и элемент 67 НЕ. 10

Устройство работает следующим об-, разом.

В блок 4 памяти предварительно заносят принятые по каналу связи данные в виде кода состояния канала в сопровождении кода текущего. времени, отображающего в двоичном,иочисле-. нии моменты изменения состояния канала (значащие моменты). При этом масштаб отсчета времени всегда можно выбрать таким, чтобы единица от20 счета соответствовала длительности одного бита.

Команда . Пуск, подаваемая по шине 37, включает генератор 2 тактовых импульсов, устанавливает в

25 состояние 1 триггер 39 блока 1, устанавливает в 0 остальные триггеры 40-45 и блок l управления. посылает последовательно по тактам управЛяющие сигналы на соответствующие входы узлов устройства.

Первый управлякщий сигнал-поступает с выхода 27 блока l управления на один вход регистра 11 дробной части числа, сбрасывая все его разряды в 0, через элемент 15 ИЛИ— на вход регистра 3 адреса и на вход коммутатора 12 и через элемент

16 ИЛИ вЂ” на вход регистра б времени отсчета. В результате этого по ац- 40 ресу, хранящемуся в регистре 3 адреса, из блока 4 памяти через коммутатор 12 в регистр б времени отсче.та переписывается код начального speMeHH „ изменения состояния кана- 45 ла, которое является начальным моментом (t< = Т )отсчета единиц инФ формации (бит), содержащихся в преобразуемых временных интервалах, т.е. является передней границей пер- 5О вого временного интервала. В то же время происходит модификация адреса в регистре 3.

Затем блОк 1 управления осущест- . вляет безусловный Переход во второе состояние и управляющий сигнал поступает с выхода 28 на вход регистра

5 состояния канала, через элемент

15 ИЛИ вЂ : на вход регистра 3 адреса и на вход коммутатора 12, через элемент 17 ИЛИ вЂ” на вход регистра 7 эна- чащих моментов. В результате этого ,по очередному адресу иэ блока 4 па- мяти через коммутатор 12 в регистр 7 значащих:моментов переписываются данные о следующем „ времени изме- 65

6 нения состояния канала, а в регистр

5 состояния — код состояния 0 или 1, предшествующего этому изменению..

Дальнейший порядок операций зависит от содержимого регистра ll в котором хранится представленная в двоичном коде дробная часть m числа, характеризующего длительность пред-.. шествующего реального временного интервала.

В первом цикле работы устройства все разряды регистра 11 содержат 0 (m = О) в силу того, что первый сигнал с выхода 27 блока 1 управления.сбрасывает, как уже отмечалось, регистр 11 в нулевое состояние. Блок 1 управления получая об этом информацию по входам 31, переходит, минуя третье, в четвертое состояние. В последующих циклах работы устройства содержимое регистра 11 определяется длительностью предшествующего реального временного интервала.

Если предшествующий временной интервал не искажен и его, длительность совпадает с длительностью идеальной кодовой посылки,. то он содер><ит целое число бит. При этом все разряды регистра 11 -дробной части числа содержат. 0 (m = О).

Если длительность предшествующего временного интервала вследствие краевых искажений и помех меньше длительности идеальной кодовой посылки, то дробная часть числа, характеризующего эту длительность, больше или равна половине длительности бита (m - > ). .При этом стар. а ший разряд регистра ll содержит 1 .

В этом случае, как и в двух предыдущих, блок 1 управления, получая соответствующую информацию по входам 31, переходит, минуя третье, в четвертое состояние.

Если длительность предшествующего временного интервала, вследствие краевых искажений и помех, больше длительности идеальной кодовой посылки, то дробная часть числа, характеризующего эту длительность, меньше половины длительности бита (m < 2 ) ° IIpH 3TQM старший разряд

at регистра 11 содержит 0 и по меньшей мере один из остальных его разрядов содержит 1 .

Такое же стостояние имеет регистр

11 и тогда, когда предаествующий реальный временной интервал образован импульсом дробления и его длительность меньше половины длительности бита.

В обоих этих случаях блок 1 управления, получая соответствующую информацию по входам 31, переходит в третье состояние и управляющий

983638 сигнал с выхода 29 поступает на вход коммутатора 13, через элемент 17 ИЛИ— на вход регистра 7 значащих моментов и через элемент 18 ИЛИ вЂ” на вход коммутатора 12 и на вход блока 8 вычитания. По этому сигналу блок 8 вычитания определяет разницу между значениями времени, поступившими на его входы соответственно из регистра 7 значащих моментов и через коммутатор 12 — из регистра 11 дробной части числа. Результат заносится через коммутатор 12 в регистр 7 значащих моментов.

После этого блок 1 управления осуществляет безусловный переход в четвертое состояние и посылает управляющий сигнал с выхода 30 через элемент 18 ИЛЙ на вход блока 8 вычитания и на вход коммутатора 12, через элемент 19 ИЛИ вЂ” на вход счетчика

10, а также непосредственно на входы коммутатора 13 и регистра 11 дробной части числа. По этому сигналу блок 8 вычитания определяет разницу между значениями времени, поступившими на его информационные входы соответственно иэ регистра 7 значаших моментов и регистра б времени отсчета (в общем случае „ -Т ).

Двоичное число, полученное в результате этой операции, представляет 30 собой выраженную в битах и долях бит длительность реального временного интервала с учетом импульсов дроб-. ления и краевых искажений на границе, с предшествующим временным интерва- 35 лом.

Целая часть и этого числа заносится через коммутатор 12 в счетчик 10, а дробная m — в регистр 11 дробной части числа ° 40

Если в результате операции вычитания образуется отрицательное число, что свидетельствует о дроблении предшествующего временного интервала у его задней границы Т., то на выходе блока 8 вычитания, соединенном с его избыточным старшим разрядом, появляется сигнал 1, который, попадая на вход 33 блока 1 управления, возвращает его во второе состояние и понторяется уже описанный цикл операций, соответствующих второму и четвертому состояниям блока 1 управления, причем этот цикл повторяется до тех пор, пока на выходе блока 8 вычитания не поянится положительное число.

Если целая часть числа равна нулю (n = О), а дробная часть мены е половины длительности бита (m c †), LL что свидетельствует о дроблении ко- 60 доной посылки, то блок 1 управления, получая соответствующую информацию по входам 31 и 32, возвращается но второе состояние и повторяется уже описанный цикл операций, соответст- .65 вующих второму, третьему и четвертому состояниям блока 1 управления, причем повторяется до тех пор, пока число, характеризующее длительность временного интервала (с учетом искажений), не сравняется с половиной длительности бита или не превысит ее.

Если длительность обрабатываемого временного интервала больше длительности идеальной кодовой посылки или совпадает с ней, то целая часть числа больше нуля (п. 1), а дробная меньше половины длительности бита

at (m < 2 ) . В этом случае целая часть числа представляет собой выраженную в битах длительность истинного временного интервала (и . = М ). Блок управления, получая соответствующую информацию по входам 31 и 32, переходит, минуя пятое, в шестое состояние.

Если длительность обрабатываемого временного интервала меньше длительности идеальной кодовой посылки, то

Dt

m > 2 . При этом старший разряд .регистра 11 дробной части числа содержит 1 . Блок 1 управления, получая об этом информацию по входу 31, переходит в пятое состояние, и управляющий сигнал с выхода 34 поступает на вход коммутатора 14, через элемент 19 ИЛИ вЂ” на вход счетчика 10 и через элемент 20 ИЛИ вЂ” на управляющий вход сумматора 9 и на управляющий вход коммутатора 12.

По этому сигналу с выхода регистра 11 дробной части числа через коммутатор 14 на вход сумматора 9 поступает код 1, хранившийся в старшем разряде регистра 11, в то время как на входе сумматора 9 находится код целой части п числа, отображающего длительность реального временного интервала. Сумматор

9 осуществляет операцию сложения и результат N = n . + 1, отображающий

j длительность истйнного (неискаженного)временного интервала, заносится через коммутатор 12 в счетчик 10, после чего блок 1 управления осуществляет безусловный переход в шестое состояние.

Блок 1 управления посылает сигнал с выхода 35 на вход коммутатора 14, через элемент 16 ИЛИ вЂ” на вход регистра 6 времени отсчета, и .через элемент 20 ИЛИ вЂ” на вход коммутатора

12 и на вход сумматора 9. В результате этого из регистра 6 через коммутатор 14 на вход сумматора 9 поступает код времени Т. отсчета, т.е. передней границы, для обрабатываемого временного интервала, тогда как на входе сумматора 9, соединенном с ныходом счетчика 10, находится код целого числа N отображающего истин983638

10 ную длительность этого временного интервала. Происходит суммирование укаэанных величин, и результат Т

jr 1

= T +N, представляющий. собой нача4 ло отствета для следующего времЕнного интервала, т. е. границу между временными интервалами, заносится в ре.гистр .б времени отсчета.

Далее блок 1 управления осуществляет безусловньй переход в седьмое состояние и через его выход 36 на вход элемента 21 И поступает сигнал, разрешающий прохождение тактовых импульсов генератора 2 на счетный вход счетчика 10 и через вход блока 22 вывода информации — на сдвигающий вход регистра 23 и,вход счетчика 24. Каж-. дый йз тактовых импульсов сдвигает влево на один разряд содержимое регистра 23 и при этом в его младший разряд заносится. бит, значение которого (0 или 1 ) соответствует состоянию канала, зафиксированному в . регистре 5.

В то же время каждый тактовый импульс увеличивает на единицу содержимое счетчика 24, уменьшает на еди- 25 ницу содержимое счетчика 10.

Как только содержимое счетчика 10 станет равным нулю, блок 1 управления возвращается во второе состояние, после чего повторяется уже описан- 30 ный цикл операций со следующей группой данных, извлеченных по очередному адресу из блока 4 памяти.

Таким образом, число тактовых импульсов генератора 2, поступивших на 35 вход блока 22 вывода информации, а значит и число бит, зарегистрированных в регистре 23 за один цикл, равно Н4

Когда регистр 23 блока 22 вывода 4() информации полностью загружается, счетчик 24 переполняется и на всех его выходах (обозначены одной линией) появляются 0, в результате чего на выходе дешифратора 25 появляется сигнал, открывающий ключ 26, через который полученные в результате преобразования данные выводятся из устройства.

Таким образом, предлагаемое устройство благодаря наличию новых узлов и связей обладает более высокой достоверностью по сравнению с известным.

Формула изобретения

r устройство для преобразования вре-. менных интервалов в двоичный код, g) содержащее два коммутатора, генератор тактовых импульсов, выход которого подключен к первым входам блока управления и элемента И, выход которого соединен с первыми входами блока 65 вывода информации и вычитающего счетчика, выходы которого соединены с первой группой входов блока управления, первый выход которого соединен с входом регистра состояния канала, а .второй выход подключен к первым вхо -. дам первого коьелутатора и первого элемента ИЛИ, вторые входы которых объединены и подключены к третьему выходу блока управления, четвертый выход которого соединен с вторым вхддом элемента И, выход первого элемента ИЛИ подключен к управляющему входу сумматора, выходы регистра времени отсчета соединены с первой группой входов первого коммутатора, выходы которого подключены к первой группе входов сумматора, выходы регистра значащих моментов подключены к первой группе входов блока вычитания, выход регистра адреса соединен с управляющим входом блока памяти, первая группа выходов которого соединена с группой входов регистра состояния канала, выходы которого подключены к группе входов блока вывода ин- . формации, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности преобразования, в него введены коммутатор, пять элементов ИЛИ и регистр дробной части, причем выходы регистра времени отсчета подключены к первой группе входов второго коммутатора, вторая группа входов ко-, торого объединена с второй группой входов первого коммутатора и подключена к выходам регистра дробной час-ти и к второй группе входов блока управления, второй вход которого соединен с выходом блока вычитання, группа выходов которого подключена к группе входов регистра дробной части и к первой группе входов третьего коммутатора, вторая и третья группы входов которого подключены соответственно к выходам блока памяти и сумматора, выходы третьего коммутатора соединены с группами входов регистра значащих моментов, регистра времени отсчета и вычитающего счетчика, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к первым входам второго коммутатора, третьего элемента ИЛИ и регистра дробной части, а также к пятому выходу блока управления, шестой выход которого соединен с вторыми входами третьего элемента ИЛИ и второго коммутатора и с первым входом четвертого элемента

ИЛИ, второй вход которого соединен с первым выходом блока управления, и первым входом пятого элемента ИЛИ, второй вход, которого подключен к второму входу регистра дробной части, седьмому выходу блока управления и первому входу шестого элемента ИЛИ, второй вход которого соединен с вто11

983638

12 рым входом первого коммутатора, а выход подключен к входу регистра времени отсчета, выходы вычитающего счетчика соединены с второй группой входов сумматора, выходы второго коммутатора подключены к второй группе входов блока вычитания, вход которого соединен с выходом третьего элемента ИЛИ и. первым входом третьего коммутатора, второй вход которого подключен к выходу пятого элемента

ИЛИ и входу регистра адреса, а третий вход соединен с выходом первого элемента ИЛИ, выход четвертого элемента

ИЛИ подключен к входу регистра значащих моментов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 646437, кл. Н 03 К 13/20, 1978.

2. Авторское свидетельство СССР

9 497725, кл. Н 03 К 13/20, 1970.

3. Авторское свидетельство СССР по заявке Р 3210569,кл..G 04 F 10/04, 18.06.81 (прототип)., 983638

57

5S

Составитель Л. Плетнева

Редактор Н. Гунько Техред И.Ксаатура Корректор O. Билак, Заказ 9919/55 Тираж 427 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектна,я, 4