Преобразователь двоичного кода в код системы остаточных классов

Преобразователь двоичного кода в код системы остаточных классов

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ изов етиния . К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистических

Республик

Опубликовано 23.12.82. Бюллетень № 47

Ъ

Дата опубликования описания 23.12.82 (sl}M K>.

606 Р 5/02

9кударствениий комитет по делам изобретений и -открытий (53) УДК681.325. .53 (088.8) Ф

Ф (72) Авторы.

Йзобретения

А. П. Болтков, H. И. Червяков и С. Н. Хлевной(7l) Заявитель (54} ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В КОД СИСТЕМЫ .ОСТАТОЧНЫХ КЛАССОВ

Изобретение относится к вычислительной технике и может быть использовано для сопряжения с вычислительными устройствами, функционирующими в системе остаточных классов (СОК), а также в тех5 нике связи для передачи информации кодами СОК.

Известно устройство для преобразования кодов позиционной системы счисления в коды СОК, содержащее входные регист- о ры, разрядные преобразователи, выполненные на цифровых элементах распределения тока, с числом сердечников, равным значению соответствующего модуля состемы, обмотки записи каждого сердечника соеди-1 иены с соответствующими выходами соответствующего входного регистра, а обмотки считывания соединены с входами арифметического устройства по соответствую-: щему модулю системы (1) . 20

Данное устройство обладает большим объемом оборудования. Его использование затруднительно из- за необходимости иметь

2 преобразуемые числа представленными в десятичном коде, что ° приводит к необходимости иметь 10 входных шин, где р-разрядность преобразуемого числа в десятичном коде.

Наиболее близким к изобретению техническим решением является преобразователь двоичного кода в код системы остаточных классов, содержащий входной регистр, матричный блок умножения старшего разряда на основание двоичной системы, корректирующий матричный сумматор по соответствующему модулю, матричный блок умножения промежуточного результата по соответствующему модулю, выходной сумматор, причем выход предпоследнего старешго разряда входного регистра соединен через корректирующий матричный сумматор с матричным блоком умножения промежуточного результата, выходы которого соединены с входами выходного сумматора и корректирующего матричного сумматора, вход которого соединен через

3 9837 матричный блок умножения старшего разряда с выходом последнего старшего разряда входного регистра, выход младшего разряда которого соединен с входом выходного сумматора (2) .

Известный преобразователь имеет ниэ кое быстродействие, так как для перевода

К-разрядного двоичного числа в код СОК требуется 2 (К- 1) тактов работы преобразователя. 10

11ель изобретения - повышение быстродействияя.

Поставленная цель достигается тем, что преобразователь двоичного кода в код 1 системы остаточных классов, содержащий входной К-разрядный ре "истр, входы которого являются информационными входами преобразователя, блок умножения на два по модулю Р группа из )c,-H выходов кого торого подключена соответственно к группе из К-и. входов сумматора по модулю

Р1 (где 2И- + 1 Р » 2и) (К-H — 1) и выход входного регистра подключен к (К вЂ” VI — 1)-му входу сумматора по моду-.

25 лю Р, содержит коммутатор, первую и вторую группы элементов И, промежуточный регистр и выходной регистр, выходы которого:являются выходом преобразователя и подключены к первым входам соот

ЗО ветствуюших элементов И первой группы, вторые входы которых объединены и являются первым управляюшим входом преобразователя, входы выходного регистра подключены к соответствуюшим выходам сумматора по модулю Р, выходы элемен- Зэ о тов И первой группы подключены к соответствуюшим входам промежуточного регистра, выходы которого подключены к первым входам соответствуюших элементов И второй группы, вторые входы кото- рых объединены и являются вторым управ ляюшим входом преобраозвателя, выходы элементов И второй группы подключены соответственно к входам первой группы входов коммутатора, вторая группа вхо« 45 дов которого подключена соответственно к старшим К-и разрядам выходного регистра, выходы коммутатора подключены к соответствуюшим входам блока умножения на два по модулю Р„.

На чертеже представлена блок-схема преобразователя.

Преобразователь включает входной регистр 1, блок 2 умножения на два по модулю Р„, сумматор 3 по модулю Р, ком- > мутатор 4, выходной регистр 5, промежуточный регистр 6, первую и вторую группы элементов И 7 и 8, выход 9 преоб01 4 разователя, первый и второй управляюшие входы 10 и 11.

Известное устройство использует сле« дуюший алгоритм перевода двоичного числа Х в код СОК по модулю Р Х = Худа)Р =

= (... (А . 2 cod P . + А ) ° 2vnod Р„+

+ А L ) 2 +... + А ) Zrnod Р1+ A )ynodP> ... (1), т. е. устройство, реалйзуюшее известный алгоритм, потребует 2(К-1) тактов преобразования, где К - разрядность преобразуемого числа Х, Если выбранный модуль Р,; имеет разрядность ,»1, то значение выбранного модуля лежит в пределах

2» +1< Р„-»2 (2)

Рассмотрим первые (К вЂ” и + 1) ° 2 тактов преобразования известного алгоритма (1).

В= (... (А 2улодР„+Аjn ) 2rnoc3P;+

+ ° ° ° + А, + ) 2 » о Р + A ) иод Р„.. ° (3), с И4. t так как преобразуется о старших разрядов числа Х. В виду того, что значение и старших разрядов преобразуемого числа Х всегда меньше выбранного модуля

Р„, то операции коррекции по модулю не потребуется. Таким образом, значение В к K1 ни+ ( х " + Д „„, (4) т. е. И старших разрядов преобразуемого числа Х. Алгоритм функционирования преобразователя может быть представлен как

X= Хтиод Р„ =(... Я 2. î8 Р„ +Д < q)Ьмоц»

«Р. +--.+А )Ъисд Р„ Ао) OaP„(В

Предлагаемое устройство работает следующим образом.

В исходном состоянии регистры 5 и 6 очищены, элементы И 7 и 8 закрыты, выходы коммутатора 4 подключены к выходам группы элементов И 8, преобразуемое число Х находится во входном регистре 1.

В первом такте коммутатор 4 подключает старших разрядов входного регист ра 1 к входам блока 2 умножения по выбранному модулю Р, на выходе которого образуется произведение значения старших разрядов преобразуемого числаХ на 2 скорректированное по выбранному модулю Р,;. Этот результат суммируется по модулю Р„со значением (К- р - 1)-ro разряда входного регистра 1 в сумматоре 3 по модулю Р1. Результат этой суммы в первом такте записывается в выходной регистр 5 разрядностью И °

Таким образом, в первом такте произ.водится операция

"+A ИМ ) - дР К-И) ОМ„

5 983

Во втором такте на вход 10 подает ся управляющий сигнал, который открывает

: группу элементов И 7 и переписывает содержимое выходного регистра 5 в промежуточный регистр 6. В этом же такте коммутатор 4 подключает свои входы к выходам «rpyama элементов И 8, .и в этом состоянии коммутатор 4 остается. до конца преобразования. Осуществляется сдвиг содержимого входного регистра 1 1О ,на один разряд влево.

В третьем такте открывается группа элементов И 8 и содержимое промежуточного регистра 6 через коммутатор 4 поступает на входы блока 2 умножения по г1 модулю Р-, на выходе которого образует. ся результат умножения на 2 по модулю

P содержимого промеж„точного регистра

6, т. е. результат первого такта и результат умножения блока 2 умножении 2о суммируются в сумматоре 3 по.модулюР„. со значением А и разряда, и этот результат запоминается в выходном регистре 5.

Таким образом, в данном такте выпол-д няется оперЪция

Х =(К,гЯ.ЮодР +Ак р „.)МОдР,;

Последующие такты преобразования повто-.

- ряют вьппеизложенные, для пребразования 36 потребуется (К- г г ) 2 — 1 тактов работы предлагаемого устройства..

Таким образом, введение в состав преобразователя коммутатора, двух групп элементов И, промежуточного и выходно- 3g го регистров и соответсвующнх связей позволяет повысить быстродействие преобразователя.

° Формула изобретения !

Преобразователь двоичного кода в код системы остаточных классов, содержащий

701

6 входной К-разрядный регистр, входы которого являются информационными входами преобразователя, блок умножения на два по модулю P группа из К-и выходов когг торого подключена соответственно к группе из К-И входов сумматора по модулю

Р;,(где 2> " + 1 P Р), (Ic.-и - l)-N выход входного регистра подключен к (К-- и - 1)-му входу сумматора по модулюР„, отличающийся тем, что с целью повышения быстродействия, он содержит коммутатор, первую и вторую группы элементов И, промежуточный регистр и выходной регистр, выходы которого являются выходом преобразователя и подключены к первым входам соответствующих элементов И первой группы, вторые входы которых объединены и являются первым управляющим входом преобразователя, входы выходного регистра подключены к соответствующим выходам сумматора по модулю Рг, выходы элементов

- И первой группы подключены к соответствующим входам промежуточного регистра, выходы которого подключены к первым входам соответствующих элементов И второй группы, вторые входы которых объединены и являются вторым управляющим входом преобразователя, выходы элементов И второй группы подключены соответственно к входам первой группы входов коммутатора, вторая группа входов которого подключена соответственно к старшим у-и разрядам выходного регист ра, выходы коммутатора подключены к соответствуюшим входам блока умножения на два по модулю Р-.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Мю 374595, кл. 006 Р 5/02, 1973.

2. Авторское свидетельство СССР

Хо 374596, кл. CO6 t- 5/02, 1973 (прототип).

983701

Составитель В. Евстигнеев

Редактор А. Шишкина Техред Т.Маточка Корректор Г. Решетник

Заказ 9924/58 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал Flllil Патент, г. Ужгород, ул. Проектная, 4