Устройство для сравнения @ @ -разрядных двоичных чисел

Устройство для сравнения @ @ -разрядных двоичных чисел

Иллюстрации

Показать все

Реферат

 

Союз Советекин

Социапистическин республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

G06Т 7 04

1наударстванный квинтет

СССР нв- делам изобретений и открытий (23) П риоритет—

Опубликовано23.12.82. Бюллетень М 47 (53) УДК681.325 (088.8) Дата опубликования описания 23.12.82

E (54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ Ютт-РАЗРЯДНЫХ

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных системах, выполненных на узлах с большой степенью интеграции.

Известно устройство для выделения экстремального из тих-разрядньм двоич. ных чисел, содеркашее ттпт -разрядньм регистров, И трехвходовьм элементов И и один т1 входовой элемент ИЛИ на каж-10 дое из )пдвоичных чисел. Прямые выходы регистров поразрядно соединены с входами т -входовых элементов ИЛИ 1 11 .

Известно также устройство для опре т деления экстремального из И чисел, содержашее связанные соответствуюшим образом регистр, полусумматор, элемент

И-НЕ, ти узлов. сравнения, каждый из которых содержит полусумматор, элемент 2о запрета, р -ггриггер, элемент И-НЕ g2) .

Недостатком KSBBcTHblt устройств яв ляется низкое быстродействие.

Наиболее близким к изобретению яв- ляется устройство для поиска экстремальных значений, содеркашее группу элементов ИЛИ, две группы элементов И, группу элементов НЕ, блок запуска, блок фиксаций значений параметра, блок фикса ции адреса, разрядные элементы И и ИЛИ, причем выходы первых разрядов всех регистров непосредственно, à выходы остальньм разрядов регистров через первые разрядные элементы И соединены с вхо» дами соответствуюшнх элементов ИЛИ группы, выходы которых соединены с входами группы элементов НЕ и информа-, ционными входами элементов И первой группы, управляюший вход которой соеди нен с управляющим входом элементов И второй группы и с первым выходом блока запуска, вход которого соединен с sxo дом устройства, выходы эяементов И первой группы соединены с информационными входами блоков фиксации значения параметра, управляюшие входы которого сое динены с выходами элементов И второй

3 с д группы, первый выход группы элементов

НЕ непосредственно, а остальные — через вторые разрядные элементы И соединены с первыми входами разрядных элементов ИЛИ всех регистров, вторые входы которых, кроме соответствующих первому разряду всех регистров; соединены с выходами соответствующих первых разрядов элементов И, вторые входы разряд» ных элементов ИЛИ, соответствующих пер- о вому разряду, соединены с его выходом непосредственно, выходы разрядных элементов ИЛИ каждого регистра, кроме последнего, соединены с входами первого и второго разрядных элементов И последую- 5 ших разрядов, выходы разрядных элементов ИЛИ последнего разряда всех регистров соединены с информационными входами второй группы элементов И j 3) .

- Недостатком устройства является его

zo сложность.

Uenb изобретения » упрощение .устройства.

Поставленная цель достигается тем, 25 что устройство для сравнения ЮИ -разрядных двоичных чисел, содержащее регистры памяти, многовходовые элементы ИЛИ, разрядные элементы И, регистр результата, управляющие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистров памяти через разрндные элементы И соединены поразрядно с входами соответствующих многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляющих элементов И, содержит элементы задержки, элементы И НЕ, блокирующие элементы И, причем инверсные выходы разрядов о регистров памяти соединены с первыми входами соответствующих элементов И-НЕ, вторые входы элементов И-HE соединены поразрядно с выходами соответствующих управляющих элементов И, выходы элемен45 тов И HE первых разрядов соединены с первыми входами блокирующих элементов

И вторых разрядов, а выходы элементов

И-HE последующих разрядов соединены с первыми входами соответствующих бло- 5О кирующих элементов И, к вторым входам которых подсоединены выходы соответствующих блокирующих элементов И предыдущего разряда, вход управления началом работы устройства соединен с вторым 55 входом первого управляющего элемента

И и с входом первого элемента, задержки, выход каждого g -го элемента задержки (= 1, р-1, где и - разрядность сравниваемых двоичных чисел) соединен с входом (К + 1)-ro элемента задержки и втоpbtM входом (К+ 1)- управляющего элемента И, выход (p — 1)-го элемента задеркки соединен с выходом устройства и вторым входом И -го управляющего элемента И, выходы элементов И-НЕ каждого разряда соединены с входом соответствующего разрядного элемента И.

На чергеже представлена функциональная схема устройства.

Устройство содержит элементы И HE

1, блокирующие элементы И 2, регистры 3 памяти, разрядные элементы И 4, многовходовые элементы ИЛИ 5, управляющие элементы И 6, элементы 7 задержки, вход 8 управ ления началом работы, выходную шину

9 устройства, регистр 10 результата.

Перед началом работы в регистры 3 памяти заносится ии -разрядных чисел, регистр 10 устанавливается в нуль.

Сигнал начала операции поступает с входа 8 управления началом работы на вход управляющего элемента И 6, разрешая прохождение через него сигнала с выхода многовходового элемента ИЛИ 5, который имеет единичный уровень в случае, если в старшем разряде, хоть бы одного из сравниваемых чисел, записана единица, сигнал с выхода управляющего элемента И 6 поступает на установочные входы первого разряда регистра 10 результата, подается на вторые входы всех эле 1 2 Ю ментов И-НЕ 14, 1,, ..., 1„, на первый вход каждого из которых поступает сигнал с инверсного выхода соответствующего разряда регистра 3, 3,„..., 34 памяти, на выходе элементов И-HE 1

1, ..., 1 сигнал нулевого уровня формируется в случае, если на выходе элемента ИЛИ 5 зафиксирован сигнал единичного уровня, а в соответствующем разряде регистра 3 памяти записана единица.

Указанным нулевым сигналом,формируемым на выходе )"-го элемента И-НЕ (E 1 1,2....ln)), последовательно формируется сигнал нулевого уровня на выходах блокирующих элементов И 2„, 22, ...,, t" r r которыми также последдвательно закрываются разрядные элементы И 44, 4,...,4„„, исключая, таким образом, 1"-е число из дальнейших тактов поразрядного сравнения.

Сигнал с входа 8 управления началом, работы, задержанный элементом 7, задержки, поступает на вход управляющего элемента И 6, разрешая обработку описанным способом второго разряда чисел, не

О." 6 оно содержит элементь1 задержки, элементы И- НЕ, блокируюшие элементы И, причем инверсные выходы разрядов регистров памяти соединены с первыми входами соответствуюших элементов И HE„ вторые входы элементов И HE соединены поразрядно с выходами соответствуюших управляюших элементов И, выходы элементов И-НЕ первых разрядов соединены с первыми входами блокируюших элементов

И вторых разрядов, à Bblxollbl элементов

И-НЕ последуюших разрядов соединены с первыми входами соответствующих блокирующих элементов И, к вторым входам которых подсоединены выходы соответствуюших блокируюших элементов И предьшушего разряда, вход управления началом работы устройства соединен с вторым входом первого управляющего элемента И и с входом первого элемента задеркки, выход каждого К -го элемента задержки (К= 1, и- 1, где и- разрядность срав ниваемых двоичных чисел) соединен с входом (k+ 1)-го элемента задержки и вторым входом (К+ 1)-го управляюшего элемента И, выход (p- 1)-го элемента задержки соединен с выходом устройства и вторым входом Vt-го управляюшего элемента И, выходы элементов И HE каждого разряда соединены с входом сооъветствуюшего разрядного элемента И.

5 ЙМ7 исключенных из процесса сравнения при обработке первого разряда. Аналогично производится обработка всех разрядов, . причем последовательно сигналом с вьходов управляюших элементов И записы- 5 вается код в соответствующий разряд регистра результата. По окончании обработки, всех И разрядов сигнал с выхода элемента 7 А задеркки поступает на выходную 310 шину 9 устройства.

В предлагаемом устройстве элементы .

7 задержки должны обеспечивать прохождение сигнала на время, равное срабатыванию пяти логических элементов (элементов И-НЕ, блокирующих элементов И, 15 разрядных элементов И, многовходового элемента ИЛИ, управляюшего элемента

И).

При использовании данного технического решения сокрашается количество приме-20 няемого оборудования за счет уменьшения элементов ИЛИ. изобретения

Ф ормула

Устройство для сравнения мИ -разрядных двоичных чисел, содержашее регистры памяти, многовходовые элементы ИЛИ, разрядные .элементы И, регистр результа- 30 та, управляюшие элементы И, причем прямые выходы первых разрядов всех регистров памяти непосредственно, а прямые выходы остальных разрядов регистров памяти через разрядные элементы И сое- 35 динены поразрядно с входами соответствуюших многовходовых элементов ИЛИ, выходы которых соединены с первыми входами соответствующих управляюших элементовИ, отличаюшееся 4 .тем, что, с целью упрошения устройства, Источники информации, принятые во внимание при экспертизе

1. Авторское .свидетельство СССР

¹ 514291, кл G06 F 7/02, 1976.

2. Авторское свидетельство СССР

% 726528, кл. 506 Г 7/04, 1980.

3. Авторское свидетельство СССР № 525083, кл. 606 Р 7/08, 1975 (прототип) .

Составитель A. Суздалев

Реактор A. Шншкина Техред Т.Маточка Корректор Г. Решетник, Заказ 9924/58 Тираж 731 Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

1l3O35, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4