Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗЬВРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Соек Сенатские

Социапистичесиик

Республик ()985827 (61) Дополнительное к авт. саид-ву—

{22) Заявлено 28.04,8 t. (21) 3282909/18 24 с присоединением заявки,)те (23)Приоритет

Опубликовано 30.12 82. Бюллетень № 48

Дата опубликования описания 30.12.82 (51)М. Кл.

С 11 С 19/00

1Ьеударстееввй камктет

CCCP ав аелеи юобретеккй к открытке (53) УДК681. .327.6 (088.8) (72) Автор изобретения

Б. М. Оржевский

I

Московский автомобильный завод им. H. А (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств хранения и выдачи дискретной информации.

Известно буферное запоминаюшее устройство содержащее блок памяти, тактовую шину, блок управления на триггерах (1). ео

Недостатком этого устройства является большое количество оборудования блока управления (два триггера на один разряд), что снижает надежность системы.

Наиболее близким по технической суш1S ности к изобретению является устройство включающее в себя блок памяти, тактовую шину, блок управления на триггерах, выходы которых подключены к входам триггеров блока памяти, а выходы последних соединены с входами последуюших триггеров (21.

Однако использование больцюго коли,чества триггеров (один триггер на один

2 разряд) снижает надежность работы устройства, Hem изобретения — повышение надежности буферного запоминаюшего устрейвтвае

Поставленная цель достигается gaea, что в буферное запоминаюшее устройство, содержашее формирователь сигналов, один из входов которого подключен к выходу тактового генератора, другие входы формирователя сигналов подключены к соответствуккцим информационным выхо. дам блока памяти, триггеры, дополнительно введены первая и вторая группы элементов И, причем входы элементов

H первой группы подключены к соответствуюшим выходам блока памяти, а выходы элементов И первой группы подключены к одним из входов соответствуюших элементов И второй группы, элементы H второй группы последовательно соединены между собой, причем. выход последнее о элемента И второй группы

985827

3 является выходом устройства, а другой вход первого элемента И второй группы подключен к одному из выходов формирователя сигналов, выход каждого другого элемента И второй группы подключен 3

1 ,и другому входу последующего элемента второй группы и к одному из входов соответствующего триггера, другие входы триггеров подключены к другому выходу формирователя, выходы триггеров подключены к соответствуюцтим входам блока памяти.

На чертеже изображена принципиальная схема буферного запоминающего устройства. Устройство содержит блок

1 памяти, блок 2 управления. Блок памяти содержит триггеры Э-10, входы С которых объединены и подключены к шине ввода, Блок 2 управления содержит алемент И 11 первой группы, элемент И 12 20 второй группы, триггер 13, элемент И 14 первой группы, элемент И 15 второй группы, триггер 16. Кроме того, устройство содержит формирователь 17 сигналов, формирующий сигнал окончания 2$ сдвига и включающий в себя элемент

ИЛИ 18, элемент И 19, триггер 20, а также тактовый генератор 21.

Устройство работает следующим образом, 39

В исходном состоянии триггеры блока памяти и блока управления выключены, а триггер 20 включен. Ввод информации и сдвиг ее из разряда в разряд блока памяти происходят по заднему фронту 35 импульса записи. При выводе информации из блока 1 памяти сигналом Считывание триггер 20 сбрасывается, элемент

И 19 открывается и тактовые импульсы с генератора 21 поступают на счет-: 4О иый T - вход первого тригера блока управле- j ния.

В момент переключения триггера блока управления информация переписывается из одного разряда ь другой,триг- 43 геров блока памяти, дока не попадет в последний разряд триггеров 6 и «О.

На выходе элемента ИЛИ 18 появляется, сигнал "1,, который включает триггер

20, Элемент И 19 запйрается и подача тактовых импульсов на триггеры 18 и

l6 прекращается, при атом триггеры устанавливаются в нулевое состояние.

Таким образом, блок 2 управления работает только при выводе информации, а все остальное время его триггеры находятся в выключенном состоянии и не переключаются. Это позволяет исключить случай искажения информации из-аа сбоев в блоке, например при вводе.

Кроме того, предлагаемое выполнение буферного запоминающего устройства позволяет сократить число триггеров блока управления, приходящихся на один разряд.

Форм ула изобре тения

Буферное запоминаккцее устройство,, содержащее формирователь сигналов, один из входов которого подключен к выходу тактового генератора, другие входы формирователя сигналов подключеHbI к соответствующим информационным выходам блока памяти, триггеры, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит первую и вторую группу элементов И, причем входы элементов И первой группы подключены к соответствукяцим выходам блока памяти, а выходы элементов И первой группы подклточены к одним из входов соответствующих элементов И второй группы, элементы И второй группы последовательно соединены между собой, причем выход последнего элемента

И второй группы является выходом устройства, а другой вход первого элемента

И второй группы подключен к одному из выходов формирователя сигналов, выход каждого другого элемента И второй группы подключен к другому входу последунмпего элемента И второй группы и к одному из входов соответствующего триггера-, другие входы триггеров подключены к другому выходу формирователя, выходы триггеров подключены к соответствую щим входам блока памяти.

Источники информации, принятые во внимание при экспертизе.

l., Авторское свидетельство СССР

No. 616654, кл. Cj 11 С 19/00, 1978.

2. Авторское свидетельство СССР по заявке Nq 2795999/18-24 кл. Q 1 1 С 19/00, 1979 (прототип).

985827

Составитель С. Шустенко

Редактор А. Ворович Tezpeg Т.Маточка Корректор С. Шекмар

Закаэ;10171/71 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4