Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

(72) Авторы изобретения

-Г.Б. Энтин и B.ф. Цуканов (71) Заявитель (g4) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОПЕРАТИВНОЙ ПАИЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля оперативной памяти, содержащее накопитель, дешифратор адреса, формирова5. тели записи, усилители считывания, схему свертки по модулю три, соединенную с выходом регистра адреса, две схемы сравнения, схему свертки по модулю два, соединенную с выходом 1о регистра числа, контрольный разряд признака четности числа, три контрольных разряда признака кода адреса, две схемы формирования обратного кода признака адреса, дешифратор при- д знака кода адреса и элемент ИЛИ

Недостатком этого устройства является низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому. изобретению го является устройство для контроля оперативной памяти, содержащее регистр числа, блок свертки по модулю два, Ьлок управления, схему сравнения, блок местного управления, триггер, элемент И и коммутатор, причем инфор. мационные выходы регистра числа подключены к входам блока свертки по модулю два, выход которого соединен с первыми входами схемы сравнения и блока местного управления, второй и третий входы которого подключены соответственно к первому и второму выходам блока управления, а выход со" .единен с контрольным входом регист« ра числа, прямой контрольный выход которого подключен к второму входу схемы сравнения причем третий и четЭ вертый выходы блока управления соединены соответственно с вторым вхо-. дом элемента И и нулевым входом триггера, единичный выход которого соединен с третьим входом элемента И, выход которого подключен к контроль" ному выходу устройства, выходы триггера соединены с одним из входов пер9858

На чертеже изображена функциональная схема предлагаемого устройства.

3 вого коммутатора, другие входы которого подключены к контрольному и информационным выходам регистра числа, а выходы первого коммутатора соединены с выходами устройства и с магистралью записи в накопителе )2) .

Недостатком известного устройства является то, что оно не обеспечивает обнаружение ошибок несрабатывания адресного тракта типа "обрыв" или "раз- 10 двоение тока", что снижает его надежность.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, 15 что в устройство для контроля оперативной памяти, содержащее регистр числа, входы Которого являются входа«

Jми считывания устройства, первый блок свертки по модулю два, элемент И, i щв выход которого, является контрольным выходом устройства и первый коммута тор, одни из входов которого подклю" чены соответственно к контрольным и к информационным выходам регистра чис,2S ла, а выходы являются информационны-; ми выходами устройства, введены второй блок свертки по модулю два, второй коммутатор, дешифратор, элементы НЕ и элемент ИЛИ, один из входов зз которого соединен с прямым управляющим выходом регистра числа, а другие входы - с прямыми информационными выходами регистра числа, прямой и инверсный управляющие выходы которого подключены к другим входам nepsoro коммутатора, выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого подключен к выходу первого блока свертки по моду- 4в лю два, входы которого соединены с выходами первого коммутатора, выходы и входы второго блока свертки по модулю два подключены соответственно к одним из контрольных входов второго коммутатора и к входам элементов НЕ, Одни из информационных входов второго коммутатора соединены соответственно с входами элементов НЕ u q выходами элементов НЕ и входами дешифратора, © выходы которого подключены к другим информационным и контрольным входам второго коммутатора, выходы которого являются выходами записи устройства, информационными входами которого явля» ются входы элементов НЕ, 30 4

Устройство содержит регистр 1 числа, первый коммутатор 2, элемент ИЛИ 3, элемент И 4, первый блок 5 свертки по модулю два, элементы НЕ 6, дешифратор 7, второй блок 8 свертки по модулю два, второй коммутатор 9, информационные 10, контрольный 11 и управляющий 12 разряды регистра числа, контрольный l3 и информационные 14 разряды первого коммутатора. Первый коммутатор содержит первую группу элементов И 15 и первую группу элементов ИЛИ 16. На чертеже обозначены также контрольный 17 и информационные 18 разряды второго коммутатора, который содержит вторую группу элементов И 19 и вторую группу элементов ИЛИ 20, контролируемая опера" тивная память 21, контрольный 22 и информационные 23 выходы устройства, информационные 24 и контрольные 25 входы устройства и выходы 26 записи устройства.

Устройство работает следующим o6" разом.

8 исходном состоянии регистр 1 на" ходится в нулевом состоянии. Входная информация со входов 24 поступает на входы блока 8 и на входы эле. ментов НЕ 6, с выходов которых она поступает на входы дешифратора 7.

Дешифратор 7 реализует функцию

Р Авс А всюьдц V A AcO где А,В,С,Q- входные сигналы;

Р - выходной сигнал.

Кроме того, входная информация с входов 24 и с аыхадрв элементов НЕ б поступает в прямом и s обратном коде иа одни из информационных разрядов 18 коммутатора g. Блок 8 формирует конт" рольный код четности, который в пряодин из контрольных разрядов 17 коммутатора 9, Далее работу устройства удобно рассматривать в двух режимах, Аер вый режим, .

Если в коде входной информации количество нулей не превышает полови" ны длины слова, то дешифратор 7 выдает по инверсному выходу управляющий сигнал на другие входы коммутатора 9, который пропускает входную и контрольную информации в прямом коде через выходы 26 в оперативную память 21,. где она записывается в прямом коде. Кроме того, по выходам 26 в оперативную память 21 поступает.еди"

5 985 ничная информация с инверсного выхода дешифратора 7.

При считывании информации из оперативной памяти 21 поступает на регистр 1, причем основная информация - $ на разряды 10, контрольная информация - на разряд 11, а единичная информация из дешифратора 7 - на разряд 12, на прямом выходе которого появляется разрешающий сигнал. Далее информация с информационных выходов и с контрольного выхода регистра 1 поступает на один из входов коммута" тора 2 и на одни из входов элемен" та ИЛИ 3. Разрешающий сигнал с прямо- $ го управляющего выхода регистра 1 поступает на другие выходы коммутатора 2 и через элемент ИЛИ-3 на один из входов элемента И 4. При этом коммутатор 2 пропускает информацию с пря- 20 мых выходов регистра 1 на выход 23 устройства и на вход блока 5, в .котором происходит Формирование кода четкости выходной информации и его сравнение с информацией контрольного раз- 2$ ряда 13 коммутатора 2.

Выходной сигнал блока 5 поступает на другой вход элемента И 4. Элемент И 4 выдает на выход 22 сигнал

"Норма ОЗУ". 30

Второй режим.

Если в коде входной информации количество нулей превышает половину длины слова, то дешифратор 7 выдает по прямому выходу управляющий сигнал íà 3$ другие входы коммутатора 9, который пропускает входную и контрольную информацию в обратном коде на выходы 26 и в контролируемую оперативную память 21, куда она записывается в обратном коде. Кроме того, по выходам 26 в память 21 поступает "нулевая" информация с инверсного выхода дешифратора 7.

1 4$

При считывании информация из one" ративной памяти 21 поступает на регистр 1, причем нулевая информация из дешифратора 7 поступает на разряд 12, на инверсном выходе которого остается разрешающий потенциал, поступающий на другие входы коммутатора 2, который пропускает информацию с инверсных выходов регистра 1 на входы блока 5 и на выход 23 устройства. Информация с прямых выходов регист- ра 1 поступает на элемент ИЛИ 3. Так как в этом режиме в коде входной информации содержалось более половины

830 6 нулей, то в обратном коде, принятом на регистр 1, будет содержаться более половины единиц и элемент ИЛИ 3 выдает разрешающий сигнал на один из входов элемента И 4, на другой вход которого поступает сигнал с вы"", хода блока 5. Элемент И 4 выдает на выход,22 сигнал "Норма ОЗУ".

При наличии в оперативной памяти 21 неисправностей типа "обрыв" или "раздвоение тока" с его выходов поступает нулевая информация, воспринимаемая блоком 5 как правильная, ввиду того, что эта информация удовлетворяет условию четности информации. Однако сигнал "Норма.ОЗУ" при этом не выдается ввиду того, что от" сутствует единичная информация на входах элемента ИЛИ 3 с прямых выходов разрядов 10 и разряда 12 и нет разрешающего сигнала на втором первом входе элемента И 4.

Ввиду того, что при работе устройства во втором режиме в обратном коде, считанном из памяти 21 в раэ" ряды 10 регистра 1, количество единиц будет не менее половины длины слова, то на входы элемента ИЛИ 3 достаточно подать только половину выходов разрядов 10 регистра 1. При этом повышается достоверность контроля неисправностей оперативной памяти 21 типа "обрыв" и "раздвоение тока", так как снижается вероятность появления на входах элемента ИЛИ 3 ложных единичных сигналов.

Технико"экономическое преимущество предлагаемого устройства эаключа« ется в его более высокой надежности по сравнению с прототипом.

Формула изобретения

Устройство для контроля оперативной памяти, содержащее регистр чис" ла, входы которого являются входами считывания устройства, первый блок свертки по модулю два, элемент И, выход которого является контрольным выходом устройства, и первый комму" татор, одни из входов которого подключены соответственно к контрольным и к информационным выходам регистра числа, а выходы являются информационными выходами устройства, о т л и" ч а ю щ е е с я тем, ufo, с целью повышения надежности устройства, в него введены второй блок свертки по

7 9858 модулю два, второй коммутатор, дешифратор, элементы НЕ и элемент ИЛИ, один из входов которого соединен с прямым управляющим выходом регистра числа, а другие входы - с прямыми ин- у формационными выходами регистра числа, прямой и инверсный управляющие выходы которого подключены к другим входам первого коммутатора, выход элемента ИЛИ соединен с первым вхо- о дом элемента И, второй вход которого подключен к выходу первого блока свертки по модулю два, входы которого соединены с выходами первого коммутатора, выходы и входы второго . и блока свертки по модулю два подключе" ны соответственно к одним из контрольных входов второго коммутатора и к входам элементов НЕ,одни из ин30 8 формационных входов второго коммутатора соединены соответственно с sxoдами элементов HE и с выходами элементов HE и входами деюифратора, выходы которого подключены к другим информационным и контрольным входам второго коммутатора, выходы которого являются выходами записи устройства, информационными входами которого яв" ляются входы элементов HE.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство CCCP 467409, кл. g 11 С 29/00, 1973.

2. Авторское свидетельство СССР

N 758260, кл. С(11 С 29/00, 1978 (прототип) .