Устройство для контроля памяти

Устройство для контроля памяти

Иллюстрации

Показать все

Реферат

 

г (72) Авторы

Л.В. Друзь, А,И. Савин и Б.В. Солнцев

t изобретен я (73 ) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

;с.

Изобретение относится к запоминающим устройствам и может быть использовано для контроля информационных трактов "память-канал", "памятьпроцессор".

Известно устройство для контроля памяти, содвржащве счетчик адресов, блоки сравнения, блок управления, регистр, элементы И, ИЛИ, НЕ (11.

Недостаток этого устройства заключается в том, что оно не контролирует формат вводимого или выводимого сообщения, т.е. не обеспечивает достаточную полноту контроля, а так" же не обеспечивает контроль блока па"i<5 мяти в рабочем режиме при непосредственном обмене с каналом.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля памяти, содержащее адресный счетчик, первый и второй регистры, блок сравнения, блок контроля по четности, коммутатор, суммирующий блок, элементы И, ИЛИ (2 .

В этом устройстве обеспечивается, обнаружение одиночных и кратных ошибок только при считывании информации путем образования контрольных сумм массивов и сравнением их с эталонным значением. Оно не,обеспечивает конт" роль информации в режиме записи, контроль формата обрабатываемого сообще" ния и сообщение оператору символов ошибок с их разделением по видам и с указанием знакомест их возникновения,. что снижает глубину и полноту контроля, может привести к искажению текстового сообщения и, следовательно, снижает надежность устройства.

Цель изобретения - повышение надежности устройства и достоверности конт" роля памяти в режимах считывания и записи информации при реальной работе с каналом.

31 4 ляющими входами элементов ЗАПРЕТ, выходы шифратора соединены с одними из входов элементов ИЛИ второй группы, другие входы которых соединены с выходами второго коммутатора и элементов ЗАПРЕТ, один из входов пятого элемента И соединен с нулевым выходом первого триггера, выход второго элемента И подключен к одному из входов второго элемента ИЛИ, другие входы первого коммутатора соединены с выходами элементов НЕ и элементов ИЛИ первой группы, второй вход третьего элемента И, другие управляющие входы элементов И группы и второго коммутатора, другие входы пятого элемента И и второго элемента ИЛИ, третий вход второго элемента И и входы элементов ИЛИ первой группы являются другими входами устройства, другими выхо- даии которого являются выходы we" ментов И второй группы и пятого weмента И.

3 9858

Поставленная цель достигается тем, что s устройство для контроля памяти, содержащее первый регистр, выходы которого подкпючены к одним из входов схемы сравнения, другие входы которой соединены с выходами счетчика, сумматор, блок контроля по четности, первый коммутатор, элементы И и ИЛИ, причем входы первого регистра и счетчика являются одними из входов устройства, . >0 одними из выходов которого являются выходы счетчика, введены группа элементов задержки, триггеры, второй коммутатор, формирователь импульсов, weменты НЕ, шифратор, элементы ЗАПРЕТ, группы элементов ИЛИ, элемент задержки, дополните 1ьный элемент И и группа элементов И, причем выход схемы сравнения соединен с единичным входом первого триггера, единичный выход которо- 0

ro соединен с первыми входами первого и второго элементов И, и одними из входов коммутаторов и первого элемента ИЛИ, выход первого элемента И соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом третьего элемента И и с вторым входом второго элемента И, единичный выход второго триггера соединен с первым входом чет-30 вертого элемента И и входом элемента задержки, выход первого элемента ИЛИ подключен к входу формирователя импульсов, выход которого соединен с вторыми входами первого и четверто- зз го элементов И и управляющим входом второго регистра, выходы элементов ИЛИ первой группы соединены с входами блока контроля по четности, элементов НЕ и элементов задержки группы, выходы 40 которых соединены с информационными входами элементов ЗАПРЕТ, выходы первого коммутатора соединены с одними из входов сумматора, выходы которого. подключены к информационным вхо- 4з дам второго регистра, выходы которого соединены с информационными входами элементов И группы и другими входами сумматора и второго коммутатордр Одни из упраВляющих. ВХОДОВ we 50 ментов И группы соединены с выходом элемента задержки, а выходы подключены к входам дополнительного элемен. та И, выходы третьего и четвертого элементов И и дополнительного эле- ы мента И соединены с входами шифратора и другими входами первого элемента

ИЛИ, выход которого соединен с управНа чертеже изображена структурная схема устройства для контроля па. мяти.

Устройство содержит первые адресные входы 1, вторые адресные входы 2, вход 3 прерывания от канала, вход 4 признака информации, информационные входы 5, управляющий зход 6

"Режим-запись", управляющий вход 7

"Режим-чтение", информационные выходы 8, вход 9 канала "Считать", вход 10 канала "Записать",- первый регистр l1„ схему 12 сравнения, первый триггер l3 первый элемент И l4 второй триггер 15, второй элемент И 16, второй коммутатор 17, третий элемент И 18, четвертый элемент И 19, пятый элемент И 20, первый элемент ИЛИ 21, второй элемент ИЛИ 22, первую группу элементов ИЛИ 23, вторую группу элементов ИЛИ 24, формирователь 25 импульсов, элемент 26 задержки, блок 27 контроля по четности, элементы НЕ 28, первый коммутатор 29, сумматор 30, второй регистр 31, дополнительный элемент И 32, имеющий выход 33, груп" пу элементов И 34, группу элементов 35 задержки, группу элементов ЗАПРЕТ 36, шифратор 37, счетчик 38. К входам и выходам устройства подключается блок 39 контролируемой памяти.

Устройство работает следующим образом.

l3 режиме записи информации от внешнего управляющего устройства - кана5 985 ла (не показан) по входу 10 поступает потенциальный управляющий. сигнал

"Режим-запись" на вход элементов И 34 и подготавливает их к открыванию.

Перед .записью массива информации с 5 байтом эталонной контрольной суммы в устройство по адресным входам 1 поступает код конечного адреса массива в регистр 11, определяющий формат массива, т.е. его нижнюю границу в области памяти, в которой должен размещаться вводимый массив информации. Код верхней границы области памяти вводится в счетчик 38 по входам 2. С выходов регистра 11 код конечного адреса подается на входы схемы 12 сравнения. Массив информации побайтно поступает на входы 5, при этом каждый байт сопровождается признаком информации, например им- 20 пульсом сопровождения, который пода« ется на вход 4. Байт информации по входу 5 через элементы ИЛИ 23 поступает в блок 27 контроля по четности, на входы коммутатора 29, на входы эле-, ментов НЕ 28 и входы элементов 35 задержки. В блоке 27 байт информации проверяется по четности для выявления одиночных ошибок. В случае, если чет" ность байта отличается от четности, признанной правильной для устройства, блок 27 формирует сигнал ошибки, который поступает на соответст. вующий вход шифратора 37 и элемен- та ИЛИ 21. В процессе поступления 55 массива информации элемент И 18 подготавливается к открыванию потенциальным сигналом с нулевого выхода триггера 15 и обнаруживает отклонения формата сообщения в меньшую сто- 40 рону. В случае прерывания передачи информации из внешнего устройства по входу 3 поступает сигнал прерывания, который открывает элемент И 18. С выхода элемента И 18 выдается сигнал 45 ошибки, который свидетельствует об отклонении формата сообщения в меньшую-сторону и подается на соответст вующий вход шифратора 37 и элемента ИЛИ 21. 50 му счетчиком 38. После записи каждо" го байта информации блок 39 памяти выдает импульс на счетный вход счетчика 38 и увеличивает содержимое счетчика на единицу, после чего состояние счетчика 38 определяет адрес записи следующего байта информации.

Код с выходов счетчика 38 подается на входы схемы 12 сравнения. По окон. чании передачи всего массива информации коды в регистре ll и счетчике 38 совпадают, схема 12 сравнения выдает сигнал, который устанавливает триггер 13 в единичное состояние. Триг" гер 13 подготавливает к открыванию элементы И 14 и 16, закрывает элемент .И 20, подключает коммутатор 29 к элементам НЕ 28, отключает его от элементов ИЛИ 23, через элемент ИЛИ 21 воздействует на запрещающие входы элементов ЗАОРЕТ 36 и закрывает их (элементы И 16 и 20 работают в режи" ме чтения). Срабатывание триггера 13: свидетельствует о записи последнего, байта массива информации и о готовности устройства к приему эталонного кода контрольной суммы. Код койт". рольной суммы, как и любой байт сооб. щения, поступает через входы 5 на блок 27, на элементы НЕ 28 и через

Для обнаружения кратных ошибок в сообщении s устройстве производится вычисление суммы байтов сообщения и сравнение ее с эталОнной контрольной суммой, байт которой поступает в конце сообщения. В исходном положении ком мутатор 29 отключен от. элементов НЕ 28. и подключен к выходам элементов

831 6

ИЛИ 23. Поэтому каждый байт информации через коммутатор 29 подается на одни из входов сумматора 30, где складывается с результатом предыдуще" го суммирования, поступающего на дру" гие входы сумматора 30 (для первого байта с числом О) . Значение суммы поступает в регистр 31. Запись информации в регистр 31 производится импульсом, который формируется форми" рователем 25 по заднему фронту сигнала сопровождения информации. С выхода регистра 31 код суммы подается на входы сумматора 30 для суммирования его со следующим байтом информации, на входы элементов И 34, которые работают только з режиме записи, и на входы коммутатора 17. При отсутствии ошибок каждый байт информации поступает через элементы 35 задержки, открыты элементы ЗАПРЕТ 36 и элементы ИЛИ 24 по выходам 8 на информационные входы блока 39 памяти. Запись информации в блок 39 памяти производится синхроимпульсами "Записать", которые поступают по входу 10 от канала. Информация записывается в блок 39 памяти по адресу, указываемо7 985 элементы 35 задержки - на входы элементов ЗАПРЕТ 36.

Так как элементы ЗАПРЕТ 36 закрыты, то код контрольной суммы, не являющийся отображаемой оператору инфор- 5 мацией, в блок 39 памяти не записывается. В элементах НЕ 28 код контрольной суммы инвертируется, и инверсное значение этой суммы через коммутатор 29 поступает в сумматор 30, где суммируется с суммой байтов принятого сообщения. В случае, если обе сум- . мы совпадают, сумма их прямого.и инверсного значения представляет собой код с единицами во.всех разрядах.. и этот код устанавливается в регистре 31. При несовпадении контрольных сумм, т.е. при наличии кратных ошибок в массиве, содержимое регистра 31 отлично от единиц во всех разрядах, от,20 единичного кода. Импульс формирователя 25, сформированный по заднему фронту признака байта контрольной суммы, считывает код с выхода регистра 31, который поступает на элементы И 34.

При этом фиксируется только единичное значение входного кода и в этом. случае не формируется сигнал ошибок. В случае, когда входной код отличен от единичного, формируется сигнал ошибки контрольной суммы, который с выхода 33 элемента И 32 посту пает на соответствующий вход шифратора 37 и элемента ИЛИ 21.

Одновременно импульс формирователя 25 открывает элемент И 14 и устанавливает триггер 15 в единичное состояние, который фиксирует прием кода 0 контрольной суммы. Триггер 15 сигналов с единичного выхода через элемент 26 задержки и элементы И 34 считывает код регистра.33 на входы элементов И 34 и элемент И 32 выдает сигнал ошибки на выход 33.

Кроме того, триггер 15 подготавливает к открыванию элемент И 19, который обнаруживает отклонение формата сообщения в большую сторону. В случае, если в устройсТво после байта конт50 рольной суммы поступают дополнительные байты информации, т.е. если число байтов s массиве превышает число, заданное конечным адресом в регистре 11, импульс с формирователя 25

55 открывает элемент И 19. ka выходе элемента И 19 формируется сигнал ошибки, свидетельствующий об откло831 8 нении формата сообщения в большую сторону, который поступает на вход шифратора 37.

При возбуждении одного иэ входов шифратора 37 на его выходах формируется код ошибки, например код "Забой" с признаком,Мигания,а на выходе элемента ИЛИ 21 - сигнал, который закрывает элементы ЗАПРЕТ 36 и препятствует прохождению соответствующего ошибочного байта информации в блок 39 памяти. Одновременно код сигнала ошибки через элементы ИЛИ 24 по выходам 8 устрЬйства записывается в блок 39 памяти по адресу, определяемому счетчиком 38 в момент формирования ошибки. При отображении информации грератору коды из блока 39 памяти считываются внешним устройством, при этом в соответствующих знакоместах индикатора оператор видит символы ошибок.

В режиме чтения информации от внешнего устройства по входу 7 поступает потенциальный управляющий сигнал "Режим-чтение" на управляющий вход ком" мутатора 17 и подготавливает его к открыванию. В режиме чтения границы считываемого массива информации иэ блока 39 памяти также задаются кодами адресов в регистре 11 и счетчике 38. Считывание байтов информации производится тактовыми импульсами

"Считать", которые поступают от канала по входу 9 через элемент И 20, управляемый потенциалом с нулевого выхода триггера 13, на соответствующий вход блока 39 памяти. По каждому тактовому импульсу чтения блок 39 памяти выдает байт информации, сигнал сопровождения и импульс на счетный вход счетчика 38. Счетчик 38 в режиме чте" ния работает так же, как и в режиме записи. Сигнал сопровождения для каждого байта подается с выхода блока 39 памяти через элемент ИЛИ 22 на формирователь 25 импульсов. Считанный байт информации поступает через элементы ИЛИ 23 так же, как и при записи, на входы элементов НЕ 28, коммутатора 29, элементов 35 задержки и блока 27 контроля по четности. При отсутствии ошибок каждый считанный байт информации поступает через элементы 35 задержки, элементы ЗАПРЕТ 36 и элементы ИЛИ 24 по выходу 8 в канал.

Контроль каждого байта по четности и контроль формата сообщения в ре9 985 жиме чтения производится так же, как и в режиме записи. Контрольная сумма в режиме чтения формируется после чтения всего массива и выдается в ка" нал следующим образом. S

После считывания всего массива . совпадают коды адресов в счетчике 38 и регистре 11, срабатывают схема 12 сравнения и триггер 13. Триггер 13 . подготавливает к открыванию элемент И 16 и закрывает элемент И 20.

При этом тактовые импульсы "Считать" блокируются элементом И 20 на входе блока 39 памяти и считывание информации прекращается. К этому моменту в сумматоре 30 уже находится контрольная сумма считанного массива информации. Очередной тактовый импульс

"Считать" поступает по входу 9 на элемент И 16, открывает его и подается затем через элемент ИЛИ 22 на формирователь 25 импульсов. Импульс с выхода формирователя 25 устанавливает через элемент И 14 в единичное состояние триггер 15, который закрывает элемент И 16. Одновременно импульсом формирователя 25 контрольная сумма из сумматора 30 .записывается в регистр 31, с выхода которого она подается через коммутатор 17 и элемен- ЗВ ты ИЛИ 24 по выходу 8 в канал, где сравнивается с эталонной суммой считанного массива информации.

В режиме чтения коды ошибок также Формируются при возбуждении соот- SS ветствующих входов шифратора 37, с выхода которого они поступают че" рез элементы ИЛИ 2ч по выходу 8 в канал.

Таким образом, предлагаемое уст- ео ройство обеспечивает контроль памяти с обнаружением одиночных и кратных ошибок информации и отклонения формата сообщения от заданного в режимах записи и чтения, разделение оши- 4S бок по их видам и вывод кодов оши6ох в канал, что повышает достоверность, контроля памяти.

Формула изобретения

Устройство для контроля памяти, со. держащее первый регистр, выходы которого подключены к одним из входов схемы сравнения, другие входы которой соединены с выходами счетчика, . сумматор, блок контроля по четности, первый коммутатор, элементы И и ИЛИ.

831 10 причем входы первого регистра и счетчика являются одними из входов устройства, одними из выходов которого являются выходы счетчика, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности устройства;, в него введены группа элементов задержки, триггеры, второй коммутатор, формирователь импульсов, элементы НЕ, шифратор, элементы ЗАПРЕТ, группы элементов ИЛИ, элемент задержки, дополнительный элемент И и группа элементов И, причем выход схемы сравнения соединен с единичным входом пер".. вого триггера, единичный выход которого соединен с первыми входами первого и второго элементов И, и одними из входов коммутаторов и первого эле" мента ИЛИ, выход первого элемента И соединен с единичным входом второго триггера,. нулевой выход которого со" единен с первым входом третьего элемента И и с вторым входом второго элемента И, единичный выход второго триггера соединен с первым входом четвертого элемента И и входом элемента задержки, выход первого элемента ИЛИ подключен к входу формирователя импульсов, выход которого соединен с вторыми входами первого и четвертого элементов И и управляющим входом второго регистра, выходы элементов ИЛИ первой группы соединены с входами блока контроля по четности, элементов HE и элементов задержки группы, выходы которых соединены с информаци" онными входами элементов ЗАПРЕТ, выходы первого коммутатора соединены с одними из входов сумматора, выходы которого подключены к информационным входам второго регистра, выходы кото" рого соединены с информационными вхо" дами элементов И группы и другими входами сумматора и второго коммутатора, одни из управляющих входов элемен" тов И группы соединены с выходом эле"

1 мента задержки, а выходы подключены к входам дополнительного элемента И, выходы третьего и четвертого элементов И и дополнительного элемента И соединены с входами шифратора и други", ми входами первого элемента ИЛИ, вы" ход которого соединен с управляющими входами элементов ЗАПРЕТ, выходы шифратора соединены с одними из входов элементов ИЛИ второй группы, другие входы которых соединены с выходами второго коммутатора и элементов ЗАll 985831 12

ОРЕТ, один из входов пятого элемен- элементов ИЛИ первой группы являются та И соединен с нулевым выходом перво- другими входами устройства, другими го триггера, выход второго элемен- выходами которого являются выходы та И подключен к одному из входов элементов И второй группы и пятого второго элемента ИЛИ, другие входы s элемента И. первого коммутатора соединены с выходами элементов HE и элементов ИЛИ Источники информации, первой группы, второй вход третьего принятые во внимание при экспертизе элемента И, другие управляющие вхо-, l. Авторское свидетельство СССР ды элементов И группы и второго ком- У 754483, кл. С 11 С 29/00, 1974. мутатора, другие входы пятого эле- 2. Авторское свидетельство СССР мента И и второго элемента ИЛИ,тре- g 714503, кл. q 11 С 29/00 1977 тий вход второго элемента И и входы (прототип).