Устройство для вычисления коэффициентов цифрового фильтра

Устройство для вычисления коэффициентов цифрового фильтра

Иллюстрации

Показать все

Реферат

 

Сокэз Советскнк

Социалистических

Республик

К АВТОРСКОМУ . СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву(22) Заявлено 07. 07. 81 (21) 3313873/18-09

Н 03 Н 17/ВО с присоединением заявк» М

Геауллрстеекай кевитет

СССР (23) Приоритет

Опубликовано 07.01.83. Ькэллетень М 1 по делам иэевретеиий и аткрытий (S3) УД3(621. j>.. Э6(088.В) Дата опубликования описання97;.94ЯД

i (72) Автор изобретения

А.И.Никонов

s у (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ

ЦИФРОВОГО ФИЛЬТРА

Изобретение относится к вычисли- тельной технике и может быть использовано для вычисления коэффициентов: цифрового фильтра, основанного на использовании алгоритма быстрого преобразования фурье (БПФ) при цифровой обработке сигналов.

Известен цифровой фильтр радиолокационной системы со сжатием импульсов, содержащий блок памяти импульсной характеристики (излучаемого сигнала), блок преобразования Фурье, блок умножения и блок памяти коэффициентов (1).

В этом устройстве коэффициенты вычисляются в самом фильтре по заданной импульсной характеристике.

Это обеспечивает получение заданной импульсной характеристики фильтра, однако в этом устройстве коэффициенты вычисляются с помощью преобразования Фурье, для выполнения которого необходимо выполнить большое количество арифметических операций, 2 а следовательно затратить большое время и сложное оборудование. Кроме того, чаще бывает задана не импульс- ная характеристика фильтра, а его частотная характеристика.

Известно также устройство для вычисления коэффициентов фильтров, содержащее два блока памяти, блок умножения, блок постоянной памяти, комбинационной сумматор-вычитатель, два

1в накапливающих сумматора-вычитателя, регистр, два счетных триггера, два двоичных счетчика, элемент И и дешифратор, в котором коэффициенты вычисляются по заданной частотной характеристике без выполнения преобразования Фурье и с уменьшенным количеством выполняемых арифметических операций (2 ).

Недостаток известного устройства заключается в том, что размер преобразования фурье и ори выполнении цифровой фильтрации должен быть рав-, ным удвоенной длине импульсной харак3 98780 теристики фильтра Lg в то время как оптимальная величина М приблизитель-, но равна L„log L1„Ýòî приводит к тому, что количество вычислений, необходимых для выполнения фильтрации, возрастает по сравнению с минимально возможным и может привести к значительному усложнению с минимально возможным и может привести к значительному усложнения конструкции циф- 10 рового фильтра.

Цель изобретения - расширение функциональных возможностей устройства за счет вычисления коэффициентов для фильтров., использующих быст" 15 рое преобразование Фурье с размером преобразования N и 1.н, где М вЂ” произвольное число; L - длина импульсн ной характеристики фильтра, Поставленная цель достигается тем, 20 что в устройство для вы" сления ко.эффициентов цифрового фильтра, содержащее первый блок памяти, информационный вход которого является первым входом устройства, а адресный вход соединен с выходом комбинационного сумматора-вычитателя, последовательно соединенные блок IlOcTORHHQvt памяти, блок умножения, накапливающий сумматор-вычитатель и второй блок 0 памяти, вход записи которого подключен к выходу дешифратора, вход которого объединен с первым информационным входом комбинационного сумматоравычитателя, счетный триггер, вход

35 которого является вторым входом устройства, первый выход соединен с пер. вым входом элемента И, а второй выход - с входом первого счетчика импульсов, и второй счетчик импульсов, выход которого подключен ко второму информационному входу комбинационного сумматора-вычитателя, введены сумматоры, дополнительный комбинационный сумматор-вычитатель, дополнительный счетчик импульсов, дополнительные блоки умножения и инвертор, при-этом выход первого блока памяти подключен к другому входу блока умножения, первый выход счетного триггера соединен

50 с управляющим входом дополнительного комбинационного сумматора-вычитателя, с первым входом первого сумматора и через инвертор с управляющим входом комбинационного, сумматора-вы. читателя, информационныи выход пере

5S вого счетчика импульсов подключен к второму входу первого сумматора, вы- ход которого соединен с входом дешиф.

4 4 ратора и первым входом первого дополнительного блока умножения а вы- ход переноса - к первому управляющему входу накалпивающего сумматоравычитателя и к входу дополнительного счетчика импульсов, выход переноса которого соединен с входом второго счетчика импульсов, а информаци. онный выход - с первым информационным входом дополнительного комбинационного сумматора-вычитателя и с первым входом второго сумматора, выход которого подключен к адресному входу второго блока памяти, а второй вход - к выходу второго допол» нительного блока умножения, первый вход которого соединен с выходом второго счетчика, а второй вход объединен со вторым входом первого дополнительного блока умножения и является третьим входом устройства,,причем выход первого дополнительного блока умножения соединен со вторым информационным входом дополнительного комбинационного сумматора-вычитателя, выход которого подключен к адресному входу блока постоянной памяти и к второму входу элемента И, выход которого подключен к второму

I управляющему входу накапливающего сумматора-вычитателя, вход синхронизации которого объединен с входом счетного триггера.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит первый и второй блоки 1 и 2 памяти, блок 3 умножения, дополнительные блоки 4 и умножения, накапливающий сумматорвычитатель 6, блок 7 постоянной памяти, комбинационный сумматор-вычитатель 8, дополнительный комбинационный сумматор-вычитатель 9, первый и второй сумматоры 10 и 11, счетный триггер 12, первый и второй счетчики 13 и 14 импульсов, дополнительный счетчик 15 импульсов, дешифратор 16, элемент И 17 и инвер" тор 18.

8 качестве блоков 1 и 2 памяти используют полупроводниковые статические запоминающие устройства. Единичный сигнал на входе "Запись " блоков памяти включает их в режим записи. четный триггер 12 и счетчики

13-15 импульсов в предлагаемом устройстве построены с использованием

987804

I где А(i) S(l) Ф

5 только входа прямого счета. В качестве счетного триггера 12 используют любой 0-триггер. В этом случае в качестве его второго выхода необходимо использовать инверсный выход триггера. Пересчет триггера и счетчиков происходит по переднему фрон ту сигнала °

В качестве сумматоров 1D и l l u комбинационных сумматоров-вычитате- . лей 8 и 9 используют любые комбинационные устройства соответствующего назначения. Единичный сигнал íà управляющем входе сумматора-вычитателя включает его в режим вычитания. Ком" бинационный сумматор-вычитатель 8 работает в дополнительном коде, а дополнительный комбинационный сумматорвычитатель 9 - в прямом, 20

В качестве блока 3 умножения используется матричное устройство умножения комплексных чисел, а в качестве блоков умножения 4 н 5 - устройство умножения действительных чисел, 2$ . причем один из сомножителей, посту., пающих на блоки 4 и 5 умножения выбирается обычно равным целой степени двух, вследствие чего операция умножения сводится к сдвигу другого @омно 30 жителя на фиксированное количество разрядов.

I

Дешифратор 16 представляет собой обычную комбинационную логическую 33 схему, при подаче на вход которой числа L+1 на выходе вырабатывается единичный уровень.

Коэффициенты. фильтра вычисляются в предлагаемом устройстве по формуле!

Ь

Д®1 1 . .р) Q (gQ())P gy náù) Ф 1 )" "+ B(x n+q)(К (и+1)-а311, 43 вычисляемые коэффициенты . цифрового фильтра; заданная частотная характеристика; константа, выбираемая в зависимости от используемого сглаживающего окна и Ng; отношение размера алгоритма БПф М в цифровом фильИ тре к длине импульсной характеристики фильтра 1 целое число, 6

E(i) - последовательность, вычисляемая заранее и .записан" ная в блок постоянной памяти 7;

k-О,1,2, ° ° ° 40,;

m 0,l 2,...,Ng-1.

Устройство работает следующим образом.

Предварительно в первый блок l памяти по первому входу устройства заносится заданная частотная характеристика фильтра S(i). Счетный триггер 12, первый счетчик 13 импульсов и регистр накапливающего сумматоравычитателя 6 устанавливают в нулевое состояние. В счетчики 14 и 15 импульсов записывают числа соответственно

k и m, определяющие номер вычисляемого коэффициента k Ng+m.

На третий вход устройства подается число Ng.

После этого на выходе комбинаци- онного сумматора-вычитателя .8, включенного сигналом с выхода счетного триггера )2 в режим вычитания, сформируется число k n, причем чисЛо и, поступающее с выхода счетчика 13 импульсов s первом такте равно нулю.

С выхода первого блока 1 памяти на вход блока 3 умножения поступает число S(k-и). На вход блока 7 постоянной памяти поступает адрес Ng и+в, сформированный в комбинационнои сумматоре-вычитателе: 9 и блоке 4 умножения, а с выхода блока 7 постоянной памяти на первый вход блока 3 умножения поступает число т(п- Йя+а).

На выходе блока 3 умножения формируется произведение S(k-n)f(n" Ng+m)1 которое поступает на вход накапливающего сумматора-вычитателя 6.

Далее на второй вход устройства подают тактовые импульсы (ТИ). По первому ТИ пересчитывает счетный триггер 12, сигналом с его выхода, комбинационный сумматор-вычитатель

8 включается в режим сложнения, а комбинационный суиматор-вычйтатеяь 9в режим вычитания. На выходе перво"

ro сумматора 10 формируется число

n+1, так как счетный триггер 12 на- ходится в единичном состоянии, на адресные входы первого блока 1 па" мяти и блока 7 постоянной памяти поступают адреса соответственно

k+n+1, и Мд(п+1)-m.

На второй управляющий вход накапливающего сумматора-вычитателя

6 через элемент И 17, открытый еди.

987804

5 о

15 го

25 зо

Формула изобретения

З5

4о ничным уровнем с выхода счетного триггера 12, поступает сигнал с выхода младшего разряда комбинационного сумматора-вычитателя 9. Если число на выходе комбинационного сумматора-вычитателя 9 нечетное, то на второй управляющий вход накапливающего сумматора-вычитателя 6 посту- пает единичный уровень и включает режим вычитания. Таким образом обеспечивается умножение на (-1) М"

По второму ТИ счетный триггер 12 . переходит снова в нулевое состояние, в счетчике 13 импульсов устанавли вается число и 1, и продолжается вычисления коэффициента A(k Ng+m).

В процессе .вычисления коэффициента разность k-n на выходе комбинационного сумматора-вычитателя 8 может при малых значениях к получится от-, рицательной, однако запи ывать в блок памяти значения частотной характеристики фильтра S(i) для отрицательного аргумента нет необходимости. Эти значения можно получить различными способами, используя-, например, свойство периодичности функции S(i).

Для этого, в частности, достаточно выбрать комбинационный сумматор-вычитатель работающим в дополнительном коде, и не подключать выход его знакового разряда к адресному входу первого блока 1 памяти.

Вычисление коэффициента завершается, когда число и на выходе счетчика 13 импульсов станет равным L, а счетный триггер 12 установится в единичное состояние. При этом на выходе первого сумматора 10 сформируется число L+1, которое вызывает формирование единичного уровня сигнала "Запись" на выходе дешифратора

16, и вычисленное значение коэффициента с выхода накапливающего сумматора-вычитателя 6 запишется во второй блок 2 памяти по адресу k Ng+m, который формируется в блоке 5 умножения 5 и втором сумматоре 11.

Коэффициенты пересчета счетчиков

13 и 15 импульсов равны соответственно 1.+1 и Ng и поэтому после записи вычисленного коэффициента, по очередному ТИ в счетчике 13 импульсов вырабатывается сигнал переноса, rlo КОТорому в счетчиках 14 и 15 импульсов устанавливаются числа k и m, определяющие номер следующего по порядку коэффициента, Сигнал с выхода переноса счетчика

13 импульсов поступает также на второй управляющий вход накапливающего сумматора-вычитателя 6 и устанавливает его регистр в нулевое состояние подготавливая его к вычислению нового коэффициента.

При определении быстродействия устройства необходимо учитывать, что число Ng практически принимает значения не более 2 =B, причем его обычно

Ъ» можно выбрать равным целой степени двух.

Количество операций умножения, выполняемых в блоке 3 умножения при вычислении N коэффициентов фильтра составляет в предлагаемом устройстве около 2LN< умножений комплексного числа на действительное или мнимое, против примерно 2" N ° Ng(3 log N+Ng+9) операций умножения действительных чисел при использовании устройств,, реализующих вычи слени я по известному алгоритму с использованием БПФ. В зависимости от вида частотной характеристики и размера преобразования фурье выигрыш по быстродействию может составлять примерно от 10 раз в случае широкополосных фильтров и до нескольких тысяч раз в случае узкополосной Фильтрации.

Устройство для вычисления коэффициентов цифрового фильтра, содержащее первый блок памяти, информационный вход которого является первым входом устройства, а адресный вход соединен с выходом комбинационного сумматора-вычитателя, последовательно соединенные блок постоянной памяти, блок умножения, нака45 пливающий сумматор-вычитатель и второй блок памяти, вход записи котороfo подключен к выходу дешифратора, вход которого объединен с первым информационным входом комбинационного

50 сумматора - вычитателя счетный тригЭ гер, вход которого является вторым входом устройства, первый выход соедийен с первым входом элемента И, а второй выход - с входом первого

5S счетчика импульсов, и второй счет,чик импульсов, выход которого подключен к второму информационному входу комбинационного сумматора-вычитателя, о т л и ч а ю щ е е с я

9878

9 тем, что, с целью расширения функциональных возможностей за счет вычисления коэффициентов для фильтров, использующих быстрое преобразование

Фурье с размером преобразования й=

=Ng. 1„ где Ng - произвольное число, - длина импульсной характеристи»

М ки фильтра, введены сумматоры, дополнительный комбинационный сумматорвычитатель; дополнительный счетчик 1в импульсов, дополнительные блоки умножения и инвертор, при этом выход первого блока памяти подключен к дру. гому входу блока умножения, первый . выход счетного триггера соединен с управляющим входом дополнительного комбинационного сумматора-вычитатепя, с первым входом Ilepaol o сумматора и через инвертор с управляющим входом комбинационного сумматора-вы. читателя, информационный выход первого счетчика импульсов подключен к второму входу первого сумматора, выход которого соединен с входом дешифратора и первым входом перво-го дополнительного блока умножения, а выход переноса - к первому управляющему входу накапливающего сумматора - вычитатепя-и к входу допол- нительного счетчика импульсов, выход переноса которого соединен с входом второго счетчика импульсов, а информационный выход - с первым ин04 10 формационным входом дополнительного комбинационного сумматора-вычита.

I теля и с первым входом второго сумматора, выход которого подключен к адресному входу второго блока памяти, а второй вход - к выходу второго дополнительного блока умножения, первый вход которого соединен с выходом второго счетчика импульсов, а второй вход объединен с вто» рым входом первого дополнительного блока умножения и является третьим входом устройства, причем выход пер-: вого дополнительного блока умножения соединен с вторым информацион» ным входом дополнительного комбинационного сумматора-вычитателя, выход которого подключен к адресному входу блока постоянной памяти и к второму входу элемента И, выход которого подключен к второму управляющему входу накапливающего сумматора-вычитателя, вход синхронизации которого объединен с входом счетного триггера.

Источники информации, принятые во внимание при экспертизе

1, Патент СВА И 3680105, кл. G 01 S 9/02, 1972.

2, Авторское свидетельство СССР

11 2938695/24, кл. Н 03 Н 17/04, 19®, (прототип .

987804

Тираж 934 Подписное

ВНИИПИ (Ъсударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Заказ 1032 / филиал ППП Патент, r. Ужгород, ул. Проектная, Составитель Т.Афанасьева

Редактор Н. Ковалева Техред Т.Фанта Корректор В.Прохненко