Устройство цикловой синхронизации

Устройство цикловой синхронизации

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ()987836 (6i) Дополнительное к авт. саид-ву—

{22) Заявлено 17.02. 81 (21) 3249089/18-09

{$1) М. Кл.з с присоединением заявки ¹

H L 7/08

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет (53) УДК 621. 394. . 662 (088. 8 J

Опубликовано 0701.83. Бюллетень ¹ 1

Дата опубликования описания 070133

-, . "Е

Р (72) Автор изобретения

Г.К. Болотин (7i) Заявитель

4 (54) УСТРОИСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к передаче данных и может использоваться в синхронных системах передачи раз> ного типа.

Известен приемник синхросигнала, содержащий регистр сдвига, дещифратор, два элемента И, элемент НЕТ, два накопителя, генераторное оборудование, выделитель тактовой частоты и кодовый разделитель l13.

Недостатками устройства являются малое быстродействие и низкая помехоустойчивость.

Известно устройство цикловой синхронизации, содержащее элемент ИЛИ и регистр сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты и кодового разделителя, а выходы регистра сдвига, через первый и второй дешифраторы соединены соответственно с первыми входами перво- го и второго элементов И, выходы ко-. торых соединены со входами блока проверки чередования кодов, выход которого через элемент НЕТ подключен к первым входам первого-и второго накопителей, второй вход второго накопителя объединен. с первым входом элемента НЕТ, второй вход которого объединен со вторыми входами

nepal"î и второго элементов И и подключен к первому выходу распределителя импульсов, к одному из входов которого подключен выход выделителя тактовой частоты, а другие выходы распределителя импульсов подключены к соответствующим входам ко 0 дового разделителя, к двум другим входам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен ко второму входу первого накопителя E2).

Однако устройство обладает низкой помехоустойчивостью.

Цель изобретения - повышение rtoмехоустойчивости.

Для достижения 1ели в устройство цикловой синхронизации, содержащее элемент ИЛИ и регистр сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты и кодового разделителя, а выходы регистра сдвига через первый и второй дешифраторы соединены соответственно с первыми входами первого и второго элементов И „ выходы которых соединены с входами блока проверки чередования кодов, 98783б выход которого через элемент НЕТ подключен к первым входам первого и второго накопителей, второй вход вто. рого накопителя объединен с первым входом элемента НЕТ, второй вход которого объединен с вторыми входами первого и. второго элементов И и под1 ключен к первому выходу распределителя импульсов, к одному из входов кото рого подключен выход выделителя тактовой частоты,.а.другие выходы распре- О делителя импульсов подключены к соответствующим входам кодового раздели-: теля, к двум другим входам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен к второму входу первого накопителя, введены последовательно соединенные дополнительный элемент И и счетный триггер, при этом два других входа счетного триггера соединены соответст 0 венно с первым входом первого накопителя и выходом блока проверки чередования кодов, к дополнительному входу которого подключен выход счетного триггера, а выходы первого и второго 25 дешифраторов через элемент ИЛИ подключены к первому входу дополнительного элемента И, к второму входу которого подключен выход первого накопителя, а выход дополнительного эле- 3Q мента И подключен к третьему входу первого накопителя и к второму входу распределителя импульсов.

На чертеже приведена структурная электрическая схема устройства. 35

Устройство цикловой синхронизации содержит регистр 1 сдвига, дешифраторы 2 и 3, элемент ИЛИ 4, элементы

И 5 — 7, блок 8 проверки чередования кодов, счетный триггер 9, элемент ИЕТ4О

10, накопители 11 и 12, выделитель 13 тактовой частоты, распределитель 14 импульсов и кодовый разделитель 15.

Устройство циклоной синхронизации работает следующим образом, Групповой цифровой сигнал (непре рывная .последовательность бинарных единиц и нулей ) поступает на регистр

1 сдвига, кодовый разделитель 15 и выделитель 13, который осуществляет выделение из группового сигнала тактовой частоты (частоты телеграфиро-, вания), которая необходима для непрерывной работы распределителя 14.

Поступающий на вход устройства групповой сигнал продвигается по раз- зз рядам регистра 1 сдвига, С выхода регистра 1 сдвига комбинации принимаемых элементов сообщения (посылок) ,в параллельном .коде поступают на входы дешифраторов 2 и 3. Каждая комби- ц) нация сигналов на входах этих дешиф.раторов, аналогичная одной из фазирующйх комбинаций, вызывает формирование сигнала на выходе соответствующего дешифратора 2 или 3.

Если устройство находится в состоянии синхронизма, то отдельные сигналы с выходов дешифраторов 2 и 3 совпадают по времени с сигналом на выходе последнего такта распределителя 14, поступающим один раз за цикл. При этом на выходах соответствующих элементов И 5 и б попеременно ,(через один цикл ) появляются сигналы, соответствующие по времени моменту опознавания фазирующих комбинаций.

Блок 8 проверки осуществляет проверку чередования поступающих на его входы сигналов.. Сигналы, на выходе блока 8 проверки появляются только при чередовании сигналов на его входе

При наличии сигналов в каждом цикле на выходе блока 8 проверки сигналы на выходе элемента HET 10 отсутствуют, вследствие чего накопитель 11 (накопитель по выходу из синхронизма) разряжен и сигнал на

его выходе отсутствует. При этом на-. копитель 12 (накопитель по входу в синхронизм) заряжен и на е о выходе (второй индикационный выхоД устройства ) присутствует единичный уровень напряжения (сигнал режима истинно синфазной работы).

Ложные синхрогруппы,. аналогичные фазирующим комбинациям и выделенные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочета-. ния нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на выходе последнего такта распределителя 14, и, следовательно, не проходят на выходы элементов И 5 и б. Кроме того эти ложные синхрогруппы через элемент

ИЛИ 4 не проходят .на второй (сбросовый) вход распределителя,14, так как элемент И 7 закрыт по второму входу нулевым уровнем напряжения с выхода накопителя 11.

При кратковременных искажениях фазирующих комбинаций (например, из-за воздействия помех или при сбоях синхронизации в системах более высокого порядка).сигнал на выходе блока 8 проверки временно отсутствует.

В этом случае элемент НЕТ 10 оказывается открытым (для прохождения сигнала с выхода последнего такта распределителя 14), и сигнал с его выхода сбрасывает накопитель 12 в ноль и записывает единицу в накопитель

11 и счетный триггер 9. Отсутствие сигналов на выходах накопителей 11 и 12 воспринимается кодовым разделителем 15. как режим поддержания синхронизма.

Второй во времени сигнал на выходе элемента НЕТ 10 записывает вторую единицу в накопитель 11 и счетный триггер 9, вследствие чего счетный триггер вернется.в исходное (нулевое

- =-:9878М 4 пульса), уровень напряжения с выхо - да которого подготавливает к работе элемент И 7 по второму входу и свидетельствует о состоянии потери устройством синхронизма. Далее процесс поиска синхронизма полностью аналогичен вьыеописанному.

Предлагаемое устройство обеспечи- . вает по сравнению с.известным повышение пбмехоустойчивости и, как следствие, быстродействие фазирования. Это достигается использованием непрерывного- режима работы рас пределителя 14 и введением цепи установки распределителя 14 в новое исходное состояние (состоящей, в частности, из элемента ИЛИ 4 и элемента И 7 ), вследствие чего обеспечивается временная привязка работы блока 8 проверки к длительности цик ла.принимаемых сообщений,.что повышает помехоустойчивость устройства..

В известном устройстве в режиме поиска синхросигнала (режим останов ки распределителя 14) блок 8 провер-. ки из-за ждущего режима работы расйределителя 14 и отсутствия требуе-,. мых связей осуществляет проверку чередования сигналов (на выходах дешифраторов), произвольно расположенных во времени, вследствие чего еет место низкая помехоустойчивость азирования и большое время восстаовления синхронизма.

Высокая помехоустойчивость предагаемого устройства позволяет снизить коэффициент накопления накопиеля по входу в синхронизм и уменьить потери декодируемой информации

I з-за сбоя синхронизации, а также меньшить длину фазирующих кОмбинаций, что приведет к повышению нформационной скорости передачи всей системы передачи данных в целом.

5 ратора 2 или 3 первой же комбинации, 30 им аналогичной фазирующей, из состава ф принимаемого группового сигнала, н приводит к формированию сигнала на выходе элемента ИЛИ 4, которьЖ про- л ходит через элемент И 7 и поступает 35 на первый вход счетного триггера 9 т (устанавливая его в ноль ), на третий. ш . вход накопителя 11 (устанавливая его и в состояние, соответствующее доступ- у лению на его вход g 1 импульса ) 40 .и на второй вход распределителя .14 и (устанавливая его в новое исходное состояние ).

Если установка распределителя 14 в новое исходное состояние была про- 45 изведена истинной фазирующей комбинацией, то сигнал на выходе последнего такта распределителя 14 совпадает во времени с сигналами,на выходах соответствующих дешифраторов

2 и 3, а сигналы с выхода блока 8.проверки заряжают накопитель 12, сигнал с выхода которого производит (no переднему фронту ) сброс накопителя 11 в нулевое состояние. Таким образом устройство переходит в режим истинно синфазной работы.

Если. установка распределителя 14 в новое исходное состояние была осуществлена случайной комбинацией элементов сообщения, аналогичной фа- 40 зирующей, то первый же сигнал с выхода элемента HET 10 заряжает накопи.тель 11 так как до этого он находился в состоянии, соответствующем поступлению на его вход ъ„- 1 им- б5

Формула изобретения

Ъ состояние, а сигнал с выхода счет= ного триггера 9-переводит блок 8 проверки в нулевое иСходное состояние.

Вследствие этого блок 8 проверки начнет проверку чередования поступаю- щих на его входы сигналов заново. S

Формирование первого же сигнала на выходе блока 8 проверки приводит к, сбросу счетного триггера 9 в ноль и записи едийицы в накопитель 12 °

В случае формирования на выходе блока проверки 8 подряд (т.. е. в каж, дом цикле ь импульсов, где Ъ -коэффициент накопления накопителя по входу в синхронизм ) заряжается накопитель 12 и на его выходе Формируется уровень единичного напряжения, свидетельствующий о восстановлении

;истинно синфазной работы и переводящий (по переднему фронту) накопитель

11:в нулевое состояние.

В случае длительного отсутствия . 20 (или искажения ) фазирующих комбинаций нроисходит заряд накопителя 11 (коэффициент накопления- накопителя по выходу из синхронизма составляет . величину b единичный уровень напря- 25 жения на вйходе которого подготавливает к работе элемент И 7 (по первому входу) и свидетельствует о потере синхронизма. При этом выделение дешифФ устройство цикловой синхронизации, содержащее элемент ИЛИ и регистр . сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты .и кодового разделителя, а выходы регистра сдвига через первый и второй дешифраторы соединены соответственно с первыми входами первого и,второго элементов И, выходы которых соединены с входами блока проверки чередования кодов, выход которого. через элемент НЕТ подключен к..первым входам первого и второго накопителей, второй вход второго накопителя объединен с первым входом элемента НЕТ, вто рой вход которого объединен с вторыми входами первого и второго элемен; тов И и подключен к первому выходу распределителя импульсов, к одному

987836

Составитель В. Евдокимова г

Редактор Е. Лушникова Техред С. МИгунова Корректор А. Лэятко

Заказ 10329/48 Тира> 675

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 из входов которого подключен выход выделителя тактовой частоты, а другие выходы распределителя импульсов подключены к соответствующим входам кодового разделителя, к двум другим входам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен к,второму входу первого накопителя, о т л и ч а.ющ е е с я тем, что, с целью повышения помехоустойчивости, введены последовательно соединенные дополнительный элемент И и счетный триггер, при этом два других входа счетного триггера соединены соответственно с 15 первым входом первого накопителя и выходом блока проверки чередования кодов, к дополнительному входу которого подключен выход счетного триггера, а выходы первого и второго дешифраторов через элемент ИЛИ подключены к первому входу дополнительного элемента И, к второму входу которого подключен выход первого накопителя,,а выход дополнительного элемента И подключен к третьему входу первого накопителя и второму входу распределителя импульсов.

Источники информации, принятые во внимание при экспертизе

1. Левин Л.С., Плоткин N.A. Octo построения цифровых систем передачи. М., "Связь", 1975, с. 118120.

2. Авторское свидетельство СССР

Р 864586, кл. Н 04 Ь 7/08, 1979 (прототип).