Устройство для обмена двухмашинного вычислительного комплекса

Устройство для обмена двухмашинного вычислительного комплекса

Иллюстрации

Показать все

Реферат

 

изобретения.В. (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБИЕНА ДВУХИАШИННОГО

64ЧИСЛИТЕЛЬНОГО КОИПЛЕКСА

Изобретение относится к вычисли" тельной технике, в частности к устройствам сопряжения, и может быть использовано при объединении в вычислительную систему двух цифровых вычислительных машин, работающих в реальном масштабе времени, через интерфейсы ввода-вывода, Известны устройства для сопряжения цифровых вычислительных машин, содержащие блоки синхронизации и управления микрооперациями, блок фор" мирования сигналов прерывания, дешифратор команд, блок дешифрации и сравнения адресов, регистр. состояния, буферный регистр, выходной и вхоДной блоки согласования, шифратор команд, счетчик слогов, генератор импульсов, имитатор кодов номеров зон, причем первый блок синхронизации и управления. микрооперациями соединен с блоком формирования сигналов прерывания, с дешифратором команд, с блоком дешифрации и сравнения ад2 ресов, с регистром состояния, с буферным регистром, с выходным блоком согласования и с вторым блоком синхронизации и управления микрооперациями, который соединен с шифратором з команд, счетчиком слогов, с генератором импульсов, с имитатором кодов номеров зон, с буферным регистром, который подключен к входному блоку согласования (1 1.

Недостатком этих устройств является необходимость применения быст-. родействующего аппарата обработки прерываний и ответвление программы от хода решения основных задач фя

1 обработки внешнего прерывания, что приводит к уменьшению производительности вычислительного комплекса и снижению пропускной способности ка» нала. го

Наиболее близким к предлагаемому по технической сущности являетвя . устройство для сопряжения ЭВИ, со, держащее два буферных регистра, блок

3 9914 управления обменом, блок подсчета времени, регистр словосостояния и два блока выдачи информации, причем соответ ст вующие входы и выходы блока управления обмена являются управляющими входами и выходами устройства, а группа выходов подключена к управ" ляющим входам регистра словосостояния, блоков выдачи и буферных регистров, информационные входы и вы- to ходы которых являются информационными входами и выходами устройства (2 ).

Недостаток этого устройства состоит в низкой производительности.

Целью изобретения является повы- 15 шение производительности вычислительного комплекса путем выполнения one" раций по аппаратурной обработке информации без участия в ходе обмена самих процессоров. го

Поставленная цель дос;игается тем, что в устройство, содержащее регистр приема информации, вход которого является информационным входом устройства, контроллер обмена, вход-выход которого является входомвыходом устройства, а первый и второй выходы подключены соответственно к первым входам регистра базы обмерла и регистра выдачи информации, выход ко- зо торого является информационным выходом устройства, введены дешифратор команд, регистр текущего адреса, триггер блокировки, триггер запроса и два элемента И, причем первый выход регистра приема информации подключен к

35, первым входам контроллера обмена, дешифратора команд и регистра текущего адреса, выход и второй и третий входы которого соединены соответственно

40 с адресным выходом устройства и выходом регистра базы обмена и третьим выходом контроллера обмена, четвертым выходом соединенного с вторыми входами регистра выдачи информации и регистра базы обмена, а вторым и

45 третьим входами и пятым-восьмым выходами - соответственно с вторым входом регистра приема информации, первым выходом триггера блокировки, вторым входом дешифратора команд и первыми входами триггера запроса, первого элемента И и триггера блокировки, второй выход и вход которого подключены соответственно к первому входу второго

° элемента И и выходу первого элемента

И, вторые входы которых соединены соответственно с первым и вторым выходами триггера запроса, вторым входом

03 ф соединенного с первым выходом дешифратора команд, второй выход которого подключен к третьему входу регистра выдачи информации, четвертым входом соединенного с выходом второго элемента И и четвертым входом регистра текущего адреса.

1{онтроллер обмена содержит коммутатор интерфейсных шин, вход-выход и выход- которого являются соответственно входом-выходом и четвертым вы ходом контроллера, блок формирования микрокоманд, первая группа выходов которого соединена с пятым, седьмым, восьмым и вторым выходами контроллера, счетчик модификации числа слов, выход которого является шестым выходом контроллера, блок приоритета, первые вход и выход которого являются соответственно третьим входом и первым выходом контроллера, дешифратор команд и блок элементов И, информационные входы которых соединены с первым входом контроллера, и блок дешифрации команд обращения к памяти, причем первый, второй и третий входы счетчика модификации числа слов соединены соответственно с первым входом и первым. и вторым выходами блока формирования команд, второй вход и вторая группа выходов которого подключены соответственно к второму входу контроллера, второму входу и группе входов блока приоритета, а третьи вход и выход - соответственно к выходу и управляющему входу дешифратора команд, группа выходов которого соединена с группой входов счетчика модификации числа слов, первым входом подключенного к выхо" ду коммутатора интерфейсных шин, вход которого соединен с выходами блока элементов И и блока приоритета, второй выход и третий вход которого подключены соответственно к первым входу и выходу блока дешифрации команд обращения к памяти, второй и третий выходы которого соединены соответственно с третьим выходом контроллера и управляющим входом блока элементов И, Блок формирования микрокоманд содержит адресный регистр, два сдвиговых регистра, дешифратор и коммутатор, причем вход, выход и группа выходов адресного регистра соединены соответ ственно с первым входом блока и первым и вторым входами первого сдвиго" вого регистра и группой входов дешиф5 99-1 4 ратора, первый вход которого соединен с третьим входом первого сдвигового регистра; группа выходов которого подключена к второй группе входов коммутатора, а выход - к первому входу второго сдвигового регистра, второй и третий входы, выход и группа выходов которого соединены соответственно с вторым и третьим входами блока, вторым выходом блока и 10 третьей группой, входов коммутатора, первый, второй выходы и две группы выходов которого являются соответственно первым и третьим выходами блока и первой, и второй группами выхо-. 15 дов флока.

На фиг, 1 представлена блок-схема устройства, на фиг. 2-7 - Функциональные схемы контроллера обмена, коммутатора интерфейсных шин, дешифра- 20 тора служебных сигналов блока формирования микрокоманд, блока приоритета и блока дешифрации команд обра" щения к памяти, Устройство (Фиг. 1) подключено 25 к процессору I и запоминающему устройству (ЗУ) 2 и содержит контроллер

3 обмена, регистр 4 памяти информации, регистр 5 выдачи информации, дешифратор б служебных сигналов, регистр 5В

7 базы .обмена, регистр 8 текущего адреса, триггер 9 запроса, триггер 10 блокировки, элементы И ll и 12, магистраль 13 адресов, магистраль 14 данных, магистраль 15 данных обме" на, магистраль 17 адресов и данных контроллера обмена, щину 18 признака конца слова, шины 19-25 управления контроллера обмена, вину 26 блокировки, шины 27 информационного входа и шины 28 информационного выхода устройства.

В состав контроллера 3 обмена (фиг. 2) входит коммутатор 29 интерфейсных шин, предназначенных для сопряжения двунаправленной магистрали I4 данных с внутренней магистралью 30 данных контроллера и магистралью 17адресов и данных, блок 3i Формирования микрокоманд, счетчик 32 модификации числа слов, обеспечивающий отсчет требуемого числа слов и сеанс обмена, дешифратор 33 команд, блок И weментов 34, блок 35 приоритета, обеспечивающий выполнение режимов непоSS средственного доступа (НД) к запоминающему устройству 2 как со стороны процессора 1, так и со стороны самого канала обмена, а также разрешаю1

03 6 щий кснфликтныв ситуации при одно-. временном . запросе на обмен со стороны двух процессоров, и блок 3б дешифрации команд обращения и памяти.

Процвссор 1 (фиг, 3) содержит, например, операционное устройство 37, устройство 38 управления, блок 39 синхронизации, двунаправленные элементы-И 40 магистрали 14 данных, однонаправленные элементы И 41, магистрали 13 адресов, элемент ИЛИ 42.

Структурная операционного устройства

37, устройства 38 управления и блока

39 синхронизации выполнена по классической схеме процессоров и отличается только лишь формированием сигнала "Останов" блока 39 по сигналу нРаэрешение НД к ЗУ". .Коммутатор 29 интерфейсных шин состоит (r 3) из однонаправленных элементов И 43,и двунаправленных элементов .И 44, причем однонайравленные элементы И 43 предназначены для передачи управляющих сигналов, а двунаправленные элементы 44 И вЂ” дпя передачи адресов ы данных.

Дешифратор 6 служебных сигналов предназначен для формирования сигналов "Запрос связи" и "Асинхронный ответ" (фиг. 4) и включает собственно дешифратор 45 командного слова, эле-. мент 46 И, требуемый для Формирования сигнала ". Запрос ввязи"; который поступает на, второй вход триггера 9 эвпроса, и элемент И 47, Формирующий сигнал "Асинхронный ответ", поступающий на третий вход регистра 5 выдачи информации, Выдача сигналов с элементов И 4б и 47 осуществляется при наличии разрешающего потенциала на шине 19.

Блок 31 Формирования микрокоманд (фиг. 5) содержит адресный регистр

48, дешифратор 49, первый сдвиговый регистр 50, второй сдвиговый регистр

5l, группы и коммутатор 52. По магист" рали 17 на. адресный регистр 48 поступает информация о режиме программного обмена с процессором l.. Эта информация 52 в зависимости от сигналов жа группе выходов первого сдвигового регистра 50 определяющего временную диаграмму программного обмена канала связи с процессором l поступает на коммутатор 52 „. на выходе которого формируются микрокоманды

H команды управления, Второй сдвиговый регистр 51 осуществляет выдачу синх9914 росигналов управления на счетчик 32, на дешиФратор 33 и блок 35.

Блок 35 приоритета (фиг. 6)включает программно настраиваемый триг гер 53 приоритета, триггер 54 запуска обмена, триггер 55 НД,двухразрядный регистр 56 направлений обмена, дешифратор 57 состояний регистра 56 направлений обмена и элементы И 58-60.

Программно настраиваемый триггер 10

53 обеспечивает разрешение конфликтной ситуации при одновременном запросе на обмен со стороны двух процессоров путем блокировки сигнала с шины 18 признака конца слова на 15 элементе И 58, Доступ к триггеру 53 программный только со стороны "сво" его" процессора через блок 31,.

Двухразрядный регистр 56 обеспечивает организацию обмена в нужном нв- 20 правлении путем дешифра и его состояния на дешифраторе 57 с учетом состояния триггера 53 и выдачу управляющего сигнала по шине 22. Двухразрядный регистр 56 программно до- 2s ступен для своего процессора 1 и аппаратно доступен для внешнего процессора через второй сдвиговый регистр

51 блока. Триггер 55 НД обеспечивает выдачу в процессор 1 по магистрали щ

30 сигнала "Запрос НД к ЗУ" и через элемент И 59 обеспечивает запуск блока 36 при поступлении из процессора

1 сигнала "Разрешение НД к ЗУ", Элемент М 60 обеспечивает программный съем состояния триггера 10 по сигна" лу, поступающему с коммутатора 52, Блок 36 дешифрации команд обращения к памяти (фиг, 7) включает регистр 61 сдвига и дешифратор 62 мик- 40 рокоманд, Управление блоком осуществляется сигналами, поступающими из блока 35, Устройство работает следующим образом. 45

Устройство-инициатор обмена выдает в последовательном коде командное слово "Запрос", которое по ши не

27 поступает в регистр 4 и инициирует запрос на начало обмена со сторо" ны внешнего процессора. После окон10 чания приема командного слова и выработки сигнала на шине 18 из регистра 4 информация по магистрали 15 поступает в контроллер 3, на регистр, 8 и дешифратор 6. В контроллере 3 и дешифраторе 6 дешифрируется и анали,зируется состояние определенных разрядов командного слова, после чего

03 8 по шине 19 контроллера 3 выдает раз" решение, а дешифратор 6 выдает сигнал "Запрос связи", устанавливающий триггер 9 в единичное состояние. Единичное состояние триггера 9 свидетельствует о требовании на обмен со стороны внешнего процессора. При этом сигнал с другого плеча триггера 9 запроса поступает на вход элемента

И 11 и запрещает прохождение сигна" лов из контроллера 3 по шине 21 на вход установки триггера 10 в единичное состояние до окончания сеанса обмена, Если при этом процессор 1 санкционирует доступ к запоминающему устройству 2, то он производит предварительную настройку устройства на обмен с внешним процессором путем выдачи инФормации на контроллер 3, который запись информации по магистрали 17 на регистр 7 стробирует сигналом по шине 24 и выдает по шине

23 сигнал установки триггера 10 в нулевое состояние, 1

Таким образом, если к моменту фиксации требования на обмен со стороны внешнего процессора в триггере

9 процессор 1 санкционировал доступ к своему запоминающему устройству 2, то сигнал с выхода единичного плеча триггера 9 поступает на второй вход второго элемента И 12, на первом входе которого имеется сигнал разрешения с нулевого плеча триггера 10.

Сигнал с выхода элемента И .12 разрешает формирование начального адре" са зоны запоминающего устройства 2 путем перезаписи информации из регистра 7 по магистрали 16 и из регистра 4 по магистрали 15.

Начальный адрес зоны запоминающего устройства 2, участвующей в обмене, представляет собой композицию из формата регистра 7 (старшая часть адреса) и определенных разрядов командного слова (младшая часть), хранящегося на регистре 4, Такой принцип формирования адреса ЗУ позволяет гибко адресовать внешний процвссор к любой зоне своего запоминающего устройства, не прерывая хода выполнения программы своим процессором, который может обращаться к любой другой зоне ЗУ, не участвующей в обмене с внешним процессором.

Вместе с тем, это не накладывает значительных ограничений на возможность внешнего процессора, так как

9914 отведение определенного количе" ,ства разрядов адреса под младшую часть (из числа разрядов командно"

ro слова "Запрос" ) позволяет широко оперировать выбором конкретных ячеек в отведенной зоне запоминающего устройства., Формирование последующих адресов для данного сеанса обмена производится путем модиФикации образованного начального ад- 1о

Реса, С целью исключения возможности несанкционированного доступа к ЗУ со стороны внешнего процессора или получения им некомплектной информа- 15 ции (под некомплектной информацией понимается информация состоящая из данных разных тактов решения какойлибо задачи) в устройство введены два элемента И и триггер 10. Если m со стороны процессора 1 отсутствует разрешение на обмен, то триггер

10 находится в единичном состоянии, блокирует на элементе И 12 прохождение сигнала разрешения на формиро- 25 ванне в регистре 8 текущего адреса запоминающего устройства, а элемент

И 11 исключает возможность обращения своего процессора к зоне обмена запоминающего устройства в тот мо-5в мент времени, когда с ним работает внешний процессор.

Сигнал с выхода элемента И 12 поступает одновременно. на входы регистров 5 и 8. На 1 егистре 5 при наличии этого сигнала и сигнала "Асинхронный ответ" с дешифратора 6 вырабатывается командное слово "Асинхронный ответ", которое затем по шине

28 передается в смежное устройство и в указывает на готовность к обмену информации.

Возможны два режима работы устройства: режим приема информации и режим выдачи информации, 45

В режиме приема информации после выдачи в смежное устройства командного слова "Асинхронный ответ" в регистр 4 по шине 27 поступают информационные слова. После полУчения сигнала по шине 18 контроллер 3 обмена вырабатывает сигнал "Запрос НД к ЗУ", поступающий в процессор l.

После получения этого сигнала процессор 1 вырабатывает сигнал "Раз55 решение НД", поступающий в контроллер 3, где формируется временная диаграмма НД к ЗУ. При этом, по сигна" лу из контроллера 3 "Вызов адреса", 03 10 поступающему по шине 25 на вход регистра 8; на магистраль 13 выдается содержимое этого регистра, а на магистраль 14 из контроллера 3 выдается содержимое регистра 14, из контроллера 3 выдается содержимое регистра 4. Прием следующих информационных слов пРоизводится аналогично. После окончания обработки последнего принятого слова (число слов задается в содержимом командного слова "Запрос" ) контроллер 3 по шине 20 устанавливает триггер 9 в нулевое состояние.

B режиме выдачи информации после выдачи в смежное устройство командного слова "Асинхронный ответ" контроллер 3 вырабатывает сигнал "Запрос НД к ЗУ", поступающий в процессор 1. После получения этого сигнала процессор l выдает в контроллер

3 сигнал Разрешение НД", где форми.Руется временная диаграмма НД к ЗУ . в режиме чтения информации из запоминающего устройства 2. При этом Ао сигналу "Вызов адреса",поступающего из контроллера 3 по шине 25, на магистраль 13 выдается содержимое регистра 8, По этому адресу из ЗУ 2 на магистраль 14 выдается содержи" мое указанной ячейки запоминающего устройства 2, Информация с магистрали 14 через . контроллер 3 по магистрали 16 поступает на информационные входы регистра 5. Загрузка информации в регистр 5 стробируется сигналом, поступающим по шине 22 из контроллера

3. Из регистра 5 информация по шине

28 передается в смежное устройство.

После окончания выдачи последнего слова контроллер 3 по шине 20 устанавливает триггер 9 в нулевое состояние.

Обращение процессора 1 к зоне запоминающего устройства 2, выделенной для обмена, возможно только после окончания сеанса обмена с ней внешнего процессора, При этом процессор

l обращается к контроллеру 3, который вырабатывает по шине 21 сигнал установки триггера 10 в единичное состояние, Если к этому моменту сеанс обмена с внешним процессором не закончен, запись "1" в триггер 10 не производится, так как прохождение сигнала происходит по шине 21 на вход триггера 9 на элементе И 11. В данной ситуации процессор 1 выбирает другую зо" ну запоминающего устройства 2, произ11 991 водит загрузку в нее информации и перенастраивает свое устройство нв работу с вновь выбранной зоной, путем записи в регистр 7 старшей части адреса выбранной зоны, Если сеанс обме" на закончен, сигнал шины 21 через элемент И 11 проходит на триггер 10 и устанавливает его s единичное состояние. В этом случае сигнал с выхо" да триггера 10 по шине 26 поступает 10 в контроллер 3 и информирует процессор 1 с предоставлением ему возможности работы с зоной обмена запоминающего устройства 2, а выход с другого пле а триггера 10 блокирует . 1S формирование адреса ЗУ 2 в регистре

8 и командного слова "Асинхронный ответ" в регистре 5, если в этот момент фиксируется командное слово "Запрос" от внешнего процессора, После окончания работы процессора 1 с зо ной обмена запоминающего устройства

2 процессор 1 обращается к контроллеру 3, который вырабатывает на ши не 23 сигнал обнуления триггера 10, зз таким образом, обеспечивая готовность информации в зоне обмена для пользования ею внешним процессором, Возможна ситуация, когда могут быть одновременно зафиксированы при" зв нятое в регистр 4 командное. слово

"Запрос" и выданное из регис+а 5 собственное командное слово "Запрос".

Данная конфликтная ситуация может быть разрешена путем присвоения приоритеЗ5 та в контроллере 3 какому-либо из процессоров, при этом из канала с низшим приоритетом выдается командное слово "Асинхронный ответ", санкцио» нирующее начало обмена в нужном направлении, Таким образом, устройство обеспечивает более производительный обмен информацией между процессорами двухмашинного вычислительного комплекса эа счет обеспечения воэможности независимого обращения каждого процессора к ЗУ другой машины без предварительной программной настройки, формула изобретения

1, Устройство для обмена двухмашинного вычислительного комплекса, содержащее регистр приема информации, SS вход которого является информационным входом-устройства, контроллер обмена, вход-выход которого явля- ! "-o3 12 ется входом-выходом устройства, а первый и второй входы подключены соответственно к первым входам регистра базы обмена и регистра выдачи информации, выход которого является информационным выходом устройства, о т л и ч а ю щ е e c я тем, что, с целью повышения производительности вычислительного комплекса, в устройство введены дешифратор команд, регистр текущего адреса, триггер блокировки, триггер запроса и два эле мента И, причем первый выход регистра приема информации подключен к пер" вым входам контроллера обмена, дешифратора команд и регистра текущего адреса, выход и второй и третий входы которого соединены соответственно с адресным выходом устройства и выхо" дом регистра базы обмена и третьим выходом контроллера обмена, четвертым выходом соединенного с вторыми входами регистра выдачи информации и Регистра базы обмена, а вторым и третьим входами и пятым - восьмым выходами - соответственно с. вторым вхо" дом регистра приема информации, первым выходом триггера блокировки, вторым входом дешифратора команд и первыми входами триггера запроса, первого элемента И и триггера блокировки, второй выход и вход которого подключены соответственно к первому входу второго элемента И и выходу первого элемента И, вторые входы ко» торых соединены соответственно с первым и вторым выходами триггера запроса, вторым входом соединенного с первым выходом дешифратора команд, второй выход которого подключен к третьему входу регистра выдачи информации, четвертым входом соединенного с выходом второго элемента И и четвертым входом регистра текущего адреса, 2, Устройство по и, 1, о т л и ч а ю щ е е с я тем, что контроллер обмена содержит коммутатор интерфейсных шин, вход-выход и выход которого являются соответственно входом- выходом и четвертым выходом контроллера, блок формирования микрокоманд, первая группа выходов которого соединена с пятым, седьмым, восьмым и вторым выходами контроллера, счетчик модификации числа слов, выход которого является шестым выходом контроллера, блок приоритета, первые вход и выход которого являют-, . 13 991 ся соответственно третьим входом и первым выходом контроллера, дешифратор команд и блок-элементов И, информационные входы которых соединены с первым входом контроллера, и

:блок дешифрации команд обращения к памяти, причем первый, второй и тре-. тий входы счетчика модификации числа . слов соединены соответственно с первыи входом и первым и вто- is рым выходами блока формирования микрокоманд, второй вход и вторая группа выходов которого подключены соответственно к второму вхо ду контроллера, второму входу и груп- пе входов блока приоритета, а третьи вход и выход " соответственно к выходу и управляющему входу дешифратора команд, группа выходов которого соединена с группой входов счетчика модификации числа слов, первым sxoдом подключенного к выходу коммутатора интерфейсных шин, вход которого соединен с выходом блока элементов

И и блока приоритета, второй выход и третий вход которого подключены соответственно к первым входу и выходу блока двшифрации команд обра- щения к памяти, второй и третий вы-. ходы которого соединены соответствен в но с третьим выходом контроллера и управляющим входом блока элементов И, 3. Устройство по и. 1 и 3, о тл и ч а ю щ е е с я тем, что блок

403 14 формирования микрокоманд содержит . адресный регистр, два сдвиговых регистра, дешифратор и коммутатор, причем вход, выход и группа выходов адресного регистра соединены соответственно с первым входом блока и пер- вым и вторым входами первого сдвигового регистра и группой входов дешифратора, первый вход которого сое-

-динен с третьим входом первого сдви" гового регистра, группа выходов которого подключена к второй группе входов коммутатора, а выход - к первому входу второго сдвигового регистра, второй и третий входы, выхщ и группа выходов которого соединены соответственно с вторым и третьим входами блока, вторым выходом блока и третьей группой входов коммутатора, первый, второй выходы и две группы выходов которого являются соответ- . ственно первым и третьим выходами блока и первой и второй группами выходов блока.

Источники информации, принятые во внииание при экспертизе

1. Авторское свидетельство СССР

И 634265, кл. 6 06 F 3/04, 1976.

2. Авторское свидетельство СССР

N 581467., кл. 6 06 F 3/04, 1975

{прототип).