Устройство для распознавания формы сигналов

Устройство для распознавания формы сигналов

Иллюстрации

Показать все

Реферат

 

(72) Авторы изобретения

В.К. Миртов и В.Н. Лясин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ

ФОРМЫ СИГНАЛОВ

Изобретение относится к автоматике и вычислительной технике, а именно к классу устройств для распознавания образов.

Известны устройства для распознавания формы сигналов, использующие спектральное разложение .сигнала и сравнении его спектра с эталонным.

Известно устройство, содержащее блок ввода сигналов, соединенный с первым и вторым генераторами .импульсов, с блоком ввода сигналов и с синхронизатором, соединенным с формирователем импульсов и с пороговым элементом, соединенным с сумматором, входы которого подключены к логическому блоку (1).

Недостаток этого устройства состоит в невысокой надежности распозна.вания объектов.

Наиболее близким к предлагаемому является устройство, содержащее блок ввода, анализатор спектра Фурье-Хаара, делитель напряжения, сумматор, пороговый элемент, блок управления, блок хранения эталонов, блок записи эталонов и формирователь импульсов (2 ), Недостаток устройства состоит в недостаточно высокой надежности распознавания.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок ввода сигналов, соединенный с первым и вторым генераторами импульсов и с одними входами усилителей, другие входы которых подключены к выходам клю10 чей первой группы, а выходы усилителей соединены с входами соответствующих интеграторов, делитель частоты, подключенный к первому генератору импульсов, к синхрогенератору и к блоку совпадения, выходы которого соединены с входами ключей первой группы, блок записи эталонов, подключенный к коютутатору, к синхронизатору и к блоку памяти, другой вход которого соединен с синхронизатором, а выходы подключены к формирователю импульсов, пороговый. элемент, соединенный с сумматором и синхронизатором, блоки вычитания, входы которых подключены к соответствующим интеграторам, а выходы соединены с коммутатором, и первый делитель напряжения, подключенный к одному блоку вычитания, к формирователю импульсов и к сумматору, введен блок формирования последовательности сигналов приэна991453 ков, входы которого соединены с вторым генератором импульсов, с блоками вычитания, с синхронизатором и с формирователем импульсов, а выходы подключены к входам сумматора.

При этом блок формирования последовательности сигналов признаков содержит последовательно соединенные счетчик, входы которого являются одними входами блока, дешифратор, ключи второй группы, входы которых являются другими входами блока, и делители напряжения группы, входы которых являются третьими входами блока, а выходы являются выходами блока или группу делителей напряжения, входы которых являются одними входами блока и последовательно соединенные счетчик, входы которого являются другими входами блока, дешифратор и ключи второй группы, одни входы которых подключены к соответ- @ ствующим делителям напряжения группы, а выходы являются выходами блока.

На чертеже представлена блок-схема устройства.

Она включает блок 1 ввода сигна- 25 лов, анализатор 2 спектра, содержащий первый генератор 3 импульсов, делитель 4 частоты, блок 5 совпадения, ключи 6 первой группы, усилители 7, интеграторы 8 и блоки 9 вычитания, 3© второй генератор 10 импульсов, блок

11 формирования последовательности сигналов признаков, содержащий счетчик 12, дешифратор 13, ключи 14 второй группы., группу делителей 15 напряжения, включающих цифровые управляемые сопротивления 16, ключи 17 третьей группы и инверторы 18, сумматор 19, пороговый элемент 20, синхронизатор 21, блок 22 памяти, блок 4

23 записи эталонов, формирователь 24 импульсов, коммутатор 25 и первый делитель 26 напряжения,вклю-. чающий цифровое управляемое сопротивление 27, ключ 28 и инвертор 29.

Устройство работает следующим Образом.

Блок 1 преобразует информацию об объекте (графический символ, звуковой сигнал и др.) в электрический сигнал, форму которого необходимо распознать. Для этого он по переднему фронту сигнала формирует и выдает команду, запускающую генераторы 3 и

10 и разрешающую непрерывную их работу до момента окончания входного сигнала, по которому прекращается выдача этой команды. Одновременно с этим полученный сигнал поступает на анализатор 2, с помощью которого производится разложение сигнала в 6Q соответствующий ортогональный ряд.

Импульсы с генератора 3 поступают на делитель 4, который формирует на своих выходах сетку частот. Блок

5 выделяет с разных плеч каждого из g5 триггеров делителя 4 два импульса и подает их на ключи 6. Клюшки открывают на это время усилители 7, коэффициенты усиления которых пропорциональны амплитуде этих функций, и пропускают сигнал на интеграторы 8, а затем на соответствующий блок 9.

К моменту окончания входного сигнала получаются все коэффициенты, начинает работу синхронизатор 21, который формирует считывающий импульс поступающий на ячейки блока 22, по которому производится коммутация ключей цифровых управляем»х сопротивлений 16 и 27, величина каждого из которых устанавливается пропорциональной соответствующему коэффициенту.

Так как коэффициенты разложения эталонных сигналов могут иметь разные знаки, то производится дополнительное переключение. соответствующих аналоговых входов !делителей 15 и 26 с помо- щью ключей 17 и 28 с инверторами 18 и 29.

Продолжительность работы генератора 10 определяется длительностью формируемого блоком 1 сигнала и измеряется количеством импульсов, поступающих на вход счетчика 12 импульсов, устанавливаемого синхронизатором 21 после каждого цикла распознавания в исходное сосТояние и формирующего на своих выходах комбинацию сигналов, соответствующую количеству поступивших на счетчик импульсов.

Дешифратор 13 по достижении счетчиком 12 определенного состояния, которое зависит от реального случая распознавания и определяется для данного случая опытным путем, выдает с

1-го выхода управляющий сигнал на соответствующий ключ 14, разрешая этим прохождение аналогового сигнала с (К+1 )-ro выхода анализатора 2 через этот ключ на соответствующие zieлители 15 и 26. Далее, по мере изменения состояния счетчика 12, дешифратор 13 формирует разрешающие сигналы последовательно на выходах 2,3 и т.д., что доводит оптимальное количество информационных признаков, по которым производится распознавание, до К+2, К+3 и т.д. соответственно.

При другом варианте конструктивного выполнения блока 11 (на чертеже не показан), выходные сигналы с блоков 9 вычитания поступают на входы соответствующих делителей 15 непосредственно, а напряжения с выходов делителей 15 через ключи второй группы, коммутируемые дешифратором

13, подаются на входы сумматора 19.

В конечном итоге количество информационных признаков, определяемое количеством поступающих сигналов на входы сумматора 19, будет соответствовать оптимальному числу для данной

991453 длины входного сигнала и данного случая распознавания.

После окончания переходных процессов на выходе сумматора 19 формируется напряжение, пропорциональное взаимной корреляции входного сигнала и первого эталонного. Если пороговый уровень будет превышен, то пороговый элемент 20 вырабатывает сигнал, посту1ающий в синхронизатор 21, который может бйть использован как сигнал об окончании процесса распознавания.

Введение нового блока позволило существенно повысить надежность устройства.

Формула изобретения

1. устройство для распознавания формы сигналов, содержащее блок ввода сигналов, соединенный с первым и вторым генераторами импульсов и с одними входами усилителей, другие входы которых подключены к выходам ключей первой группы, а выходы усилителей соединены с входами соответствующих интеграторов, делитель частоты, подключенный к первому генератору импульсов, к синхрогенератору и к блоку совпадения, выходы которого соединены с входами ключей первой группы, блок записи эталонов, подключенный к коммутатору, к синхронизатору и к блоку памяти, другой вход которого соединен с синхронизатором, а выходы подключены к формирователю импульсов, пороговый элемент, соеди ненный с сумматором и синхронизатором блоки вычитания, входы которых подклю чены к соответствующим интеграторам, а выходы соединены с коммутатором, и первый делитель напряжения, подключен йый к одному блоку вычитания, к формирователю импульсов и к сумматору, отличающееся тем, что, с целью повышения надежности распознавания, оно содержит блок формирования последовательности сигналов признаков, входы которого соединены с вторым генератором импульсов, с блоками вычитания, с синхронизатором и с формирователем импульсов, а вы10 ходы подключены к входам сумматора.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок формирования последовательности сигналов признаков содержит последовательно

15 соединенные счетчик, входы которого являются одними входами блока, дешифратор, ключи второй группы, входы которых являются другими входами блока, и делители напряжения группы, входы которых являются третьими входами блока, а выходы являются выходами блока..

3. УсТройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок формирования последовательности сигналов признаков содержит группу делителей напряжения, входы которых являются одними входами блока и последовательно соединенные счетчик, входы котороЗ0 го являются другими входами блока, дешифратор и ключи второй группы, одни входы которых подключены к соответствующим делителям напряжения группы, а выходы являются выходами блока.

Источники информации, принятые во внимание при экспертизе

1. Патент США М 3936800, кл. 340-146.3, опублик. 1976.

2. Авторское свидетельство СССР

40 !Ф 467374, кл. G 06 К 9/00, 1975 (прототип)., 991453

Заказ 137/б9 Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель T. Ничипорович

Редактор С. Патрушева Техред О.Неце Корректор А, Ференц