Устройство для контроля полупроводниковой оперативной памяти

Устройство для контроля полупроводниковой оперативной памяти

Иллюстрации

Показать все

Реферат

 

А. А. Гаврилов, В. А. Гаврилов, И. В. Ленский и -И. А. Товба (72) Авторы изобретеиия

Рижское производственное объединение ВЭФ им. В;И;:- Ленийа (7l j Заявитеяь (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПОЛУПРОВОДНИКОВОЙ ОПЕРАТИВНОЙ

ПАМЯТИ

3 2

Изобретение относится к запоми- . так как в нем используются тесты, нающим устройствам. имеющие продолжительность выполнения

Известны устройства для контроля (SN + 2й) обращений (где М - число полупроводниковой оперативной памяти, ячеек памяти проверяемого ОЗУ), и одно -из которых. содержит счетчик ад- - низкая надежность, так как оно не реса, схемы сравнения и счетный з обеспечивает проверку таких неисправтриггер, а второе - счетчик адреса, ностей бИС.ОЗУ, как чувствительность счетчик циклов, элементы импликации ячеек памяти к многократной записи и элемент И (3 ). информации в соседние ячейки, потеря

Недостатками этих устройств явля- . чувствительности усилителя считывания ются низкие надежность и быстродей- >в и проверку времени хранения информаствие. .ции s ячейках БИС ОЗУ динамического

Наиболее близким к изобретению яв-, типа. . ляется устройство для контроля полу- Целью изобретения является повыпроводниковой оперативной памяти, со" шение быстродействия и надежности держащее внутренний и внешний счет- 1 устройства. чики адреса, триггеры Х, У и О, два Пбставленная цель достигается тем, блока вентилей, блок управления, ком- что в устройство для контроля полупаратор ошибок, компаратор адресов,,проводниковой оперативной памяти, сотриггер ошибки, два буфера и интер- держащее блок управления, счетчики, фейс проверяемого оперативного запо-, триггеры, группы элементов И и компаминающего устройства (ОЗУ) (2 ). ратор, причем одни из выходов первого

Недостатками известного устройст- счетчика подключены к входам элеменва являются низкое быстродействие, тов И первой группы, а другой выход

1516 4

l0

3 99 соединен с входом первого триггера, входы сброса первого и второго счетчиков и первого и второго триггеров, управляющие входы элементов И первой и второй групп и компаратора и счетный вход первого счетчика подключены соответственно к одним из управляющих выходов блока управления, вход третьего триггера соединен с выходом компаратора, выходы триггеров подключены соответственно к одним из входов блока управления, информационные выходы которого и входы компаратора являются соответственно информационными выходами и входами устройства, введены Дешифратор, третий .счетчик, сумматоры по модулю два, выходы которых являются адресными выходами устройства, а один из входов подключены к одним из выходов второго счетчика, и программируемый делитель частоты следования импульсов, вход сброса и счетный вход которого соединены соответственно с входами сброса третьего и первого счетчиков и с выходом первого триггера, а выход подключен к одному из входов дешифратора, другие входы которого соединены с входами элементов И второй группы и одними из выходов первого счетчика, один из выходов дешифратора подключен к счетному входу второго счетчика, другой выход которого соединен со счетным входом третьего счетчика, один из выходов которого подключен к входу второго триггера, другие выходы дешифратора и третьего счетчика соединены соответственно с другими входами блока управления, другие управляющие выходы которого подключены соответственно к управляющим входам третьего триггера и программируемого делителя частоты следования импульсов, другие входы первого и второго сумматоров по модулю два соединены соответственно с выходами элементов И первой группы и с выходами элементов И второй группы.

На фиг, 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 - функциональная схема наиболее предпочтительного варианта выполнения блока управления.

Устройство содержит (фиг. 1) блок

1 управления, первый счетчик 2, первый триггер 3, программируемый дели тель 4 частоты следования импульсов, дешифратор.5, второй 6 и третий 7 счетчики, второй триггер 8, первую 9 и вторую 10 групгы элементов И, первый 11 и второй 12 сумматоры по модулю два, компаратор 13, третий триг.

1гер 14 и блок 15 индикации, На фиг. 1 обозначены адресные 16 и 17 выходы и информационные выходы

18 и входы 19 устройства.

Блок управления содержит (фиг. 2) пульт 20 управления, генератор 21 тактовых импульсов, четвертый 22 и пятый 23 триггеры, элементы И 24-37, элемент 38 неравнозначности, элементы ИЛИ 39-42, элементы НЕ 43-49, фор. мирователь 50 импульсов и буферный регистр 51.

Счетчик 6 (фиг. 1) предназначен для установки кода адреса тестируемой ячейки. Число разрядов счетчика

6 соответствует числу разрядов адреса тестируемой БИС ОЗУ. Счетчик 2 предназначен для установки кода адреса строки или столбца. Число разрядов счетчика 2 соответствует числу разрядов адреса строки (столбца) тестируемой БИС ОЗУ. Счетчик 7 имеет два разряда.

Устройство работает следующим образом.

Устройство может быть установлено на генерирование определенного теста, например, с помощью тумблеров. Ана лиз наиболее характерных неисправностей БИС ОЗУ различных типов позволил определить шесть наиболее эффективных тестов, достаточных для всестороннего контроля микросхем памяти.

Для проверки влияния на тестируемую ячейку операций обращения к соседним ячейкам используются следующие тесты.

Тест первый.

Первый шаг. Во все ячейки тестируемой БИС ОЗУ записывается "О".

Второй шаг. В тестируемую ячейку записывается "1".

Третий шаг.. Во все ячейки строки и столбца,на пересечении которых находится тестируемая ячейка (кроме самой тестируемой ячейки) записывает" ся "О".

Четвертый шаг. Проверяется состояние тестируемой ячейки.

Пятый шаг. В тестируемую ячейку записывается "0".

Шаги второй - пятый повторяются для всех ячеек памяти.

Шаги первый — шестой повторяются с инверсными данными.

5, 991 .Продолжительность выполнения теста (4NY f 4Ì) обращений.

Для обеспечения более жестких ус" ловий проверки имеется возможность осуществлять многократное выполне5 ние третьего шага.

Второй тест отличается от первого теста лишь тем, что на третьем шаге вместо записи "0" выполняется опера"ция считывания "0".

Оба теста обеспечивают также проверку работоспособности дешифратора адреса проверяемых БИС ОЗУ и всех ячеек памяти.

Для проверки времени восстанов-. ления после записи и времени восстановления после считывания используется соответственно тест 1Д и тест 2Д.

Оба этих теста отличаются от вышеприведенных тестов тем, что после выпол- 0 нения каждой операции проводится считывание из тестируемой ячейки, что обеспечивает попарную запись-считывание (тест 1Д) и считывание-считывание противоположной информации (тест 2Д. Кроме того, для.обеспечения всех наихудших адресных переходов оба теста повторяются с той разницей, что при обращении к тестируемой ячейке ее адрес инвертируется.

-Продолжительность выполнения каждого из этих тестов (16N + 16N) обращений.

Для проверки потери чувствительности усилителей считывания каждого столбца БИС ОЗУ выполняются третий и четвертый тесты, которые отличаются от первого и второго тестов тем, что на третьем шаге осуществляется обращение только к ячейкам столбца, на котором находится тестируемая ячейка (кроме самой тестируемой ячейки).

Продолжительность выполнения каждого из тестов (2N + бй) обращений.

Эти же тесты используются для npo"

45 верки времени хранения информации в ячейках динамических БИС ОЗУ. Для этого осуществляется многократное повторение третьего шага. Число повторений и время цикла выбираются такими, чтобы время между записью в тестируемую

50 ячейку и считыванием ее состояния было бы равно периоду регенерации проверяемых БИС ОЗУ.

Код адреса ячейки строки или столбца, на пересечении которых находится тестируемая ячейка (кроме самой тестируемой ячейки) формируется путем суммирования части кода адреса строки

516 6 или столбца со счетчика 6 (фиг. 1) с кодом, установленным на счетчике 2.

При этом с выхода сумматора 11 снимается код адреса строки (выход 16 устройства), а с выхода сумматора l2 -. код адреса столбца (выход 17 устройства).

Для последовательного обращения то к ячейкам столбца, то к ячейкам строки блок 1 разрешает передачу на входы сумматоров 11 и l2 кода со счетчика 2 или через элементы И 9 или через элементы И 10.

При формировании третьего и чет-. вертого тестов передача кода через элементы И 10. запрещается, При обращении к тестируемой ячейке блок 1 запрещает. передачу кода,со счетчика 2 через элементы И 9 и 10 на входы сумматоров 11 и.12, устанавливая на этих входах код, состоящий из всех нулей. На адресные выходы устройства при этом передается код со счетчика 6. Для инвертирования кода адреса тестируемой ячейки блок 1 устанавливает на выходах элементов И 9,и 10 код, Состоящий из всех единиц-, обеспечивая передачу на адресные выходы устройства инверсного кода состояния счетчика 6.

Для обеспечения многократного обращения к ячейкам столбца и строки или только столбца делитель 4 устанавливается на требуемый коэффициент деления импульсов, снимаемых с выхода триггера 3. При этом кратность обращений равна коэффициенту деления делителя 4.

Счетчик 7 переводит блок 1 на соответствующий режим работы. В состоянии "ХО" счетчика 7 ("Х" - безразличное состояние) устройство вырабатывает установочную последовательность. При этом блок 1 устанавливает на выходе делителя 4 логическую "1 и обеспечивает последовательную запись требуемого кода во все ячейки проверяемого ОЗУ. В состоянии "Х1" счетчика 7 устройство вырабатывает тестовую последовательность. В состоянии "ОХ" тест проводится на фоне нулей. В состоянии "1Х" тест прово-. дится на фоне единиц. При переходе счетчика 7 из состояния "11" в состояние "00" триггер 8 устанавливается в "1" и информирует блок 1 об окончании теста.

Рассмотрим процесс формирования устройства первого теста. В исходном

7 9915 состоянии счетчики 2, 6 и 7, тригге-ры 3 и 8 и делитель 4 сброшены. Счетчик 7 находится в состоянии "00", из чего следует, что устройство вырабатывает установочную последовательность - запись "0" во все ячейки проверяемого ОЗУ (первйй шаг теста).

При этом блок 1 запрещает передачу кода со счетчика 2 через элементы

И 9 и 10 и поддерживает выход делителя 4 в состоянии "1", благодаря чему дешифратор 5 дешифрует состояние первых двух разрядов счетчика 2. При запуске устройства блок 1 формирует тактовые импульсы, поступающие на вход счетчика 2 и изменяющие его состояние. В состояниях "00" и 01 счетчика 2 блок 1 вырабатывает код записи "О", снимаемого с выхода 18 устройства. На выходах 16 и 18 устройства в течение всего первого шага теста установлен код, поступающий со счетчика 6. При переходе счетчика 2 в следующее состояние блок 1 сбрасывает счетчик 2, триггер 3 и де- литель 4 и состояние счетчика 6 изменяется. Процесс повторяется для всех состояний счетчика 6.

При переходе счетчика 6 в нулевое состояние счетчик 7 переключается в состс1яние "01" и устройство переходит на режим генерирования непосредственно заданной тестовой последователь-. ности. При этом блок 1 разрешает работу делителя 4. При нулевом состоянии счетчика 2 блок 1 выдает на вы35 ход 18 код записи "1" (второй шаг теста), а на выходах 16 и 18 уста, навливается код адреса тестируемой ячейки, зафиксированный счетчиком 6.

Затем счетчик 2 под действием тактовых импульсов с блока 1 последовательно изменяет свое состояние. При этом (при отсутствии нулевого состояния счетчика 2) блок 1 выдает на вы45 ход 18 код записи "0" в ячейки, расположенные на том же столбце, что и тестируемая ячейка. Адрес этих ячеек формируется путем суммирования по модулю два части кода адреса тестируемой ячейки, зафиксированного счетчиком 6, с состоянием счетчика 2, поступающего на сумматор 11 через элементы И 9. При переходе счетчика 2 в нулевое состояние триггер 3 устанавливается в "1" и процесс повторяется. При этом обеспечивается последовательное обращение к ячейкам строки (третий шаг теста). Адрес этих

16 8 ячеек формируется на выходах сумматоров 11 и 12, причем при нахождении триггера 3 в состоянии "1" блок 1 разрешает передачу кода со счетчика

2 на входы сумматора 12, запрещая передачу кода через элементы И 9, Сум матор 11 передает при этом часть кода адреса со счетчика 6 без изменения.

При переходе счетчика 2 в нулевое состояние триггер 3 переключается в состояние "0" и на выходе, делителя 4 появляется логическая "1", которая разрешает дешифрование дешифратором

5 первых двух разрядов счетчика 2.

В состоянии "00" счетчика 2 блок 1 формирует на выходе 18 код считывания (четвертый шаг теста), а в состоянии "О1" — код записи "0" (пятый шаг теста). При этом блок 1 запрещает передачу кода через элементы И 9 и 10, вызывая передачу на выходы 16 и 17 кода со счетчика 6. При переходе счетчика 2 в следующее состояние блок 1 сбрасывает счетчик 2, триггер 3, делитель 4 и счетчик 6 переходит в следующее состояние. Процесс повторяется для всех состояний счетчика 6.

При формировании на выходе 18 блоком 1 кода считывания, он формирует также код требуемой реакции, поступающий на вход компаратора 13, который сравнивает требуемую реакцию с реакцией проверяемого ОЗУ. Блок 1 стробирует запись результата сравнения в тиггер 14. При обнаружении ошибки устройство прекращает генерирование теста и блок 1 индуцирует результат контроля.

При переходе счетчика 6 в нулевое состояние изменяется состояние счетчика 7 режимов, При этом старший . разряд счетчика 7 переходит в состояние "1" и весь процесс повторяется с инвертированием кода данных.

Работа устройства при генерировании остальных тестов отличается очень незначительно. Отличие для тестов 1Д и 2Д состоит в том, что на вход счетчика 2 с блока 1 поступает каждый второй (четный) тактовый импульс, на каждый из которых блок 1 формирует код считывания состояния тестируемой ячейки, а на каждый нечетный импульс формирует код операции согласно тес" товой последовательности.

Устройство позволяет осуществлять параллельный контроль нескольких микросхем памяти одновременно.

Технико-экономическое преимущест= во предлагаемого устройства заключается в более высоких; по сравнению с известным устройством, быстродейст.вии и надежности при контроле неисправностей и времени хранения информации в БИС ОЗУ динамического и статического типа.

Формула изобретения

Устройство для контроля полупроводниковой оперативной памяти, содержащее блок управления, счетчики, триггеры, группы элементов И и ком-" паратор, причем одни из выходов пер- 2З вого счетчика подключены к входам элементов И первой группы, а другой. выход соединен с входом первого триггера, входы сброса первого и второго счетчиков и первого и второго триг= геров, управляющие входы элементов И первой и второй групп и компаратора и счетный вход первого счетчика под= ключены соответственно к одним- из управляющих выходов блока управления, ЗО вход третьего триггера соединен с выходом компаратора, выходы триггеров подключены соответственно к одним из входов блока управления, информационные выходы которого и входы 3g компаратора являются соответственно информационными выходами и входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро-. действия и надежности, устройства, в ао l6 10 него введены дешифратор, третий счетчик, сумматоры по модулю два, выходы которых являются адресными выходами устройства, а одни из входов подключены к одним из выходов второго счетчика, и программируемый делитель частоты следования импульсов, вход сбро-. са и счетный вход которого соединены соответственно с входами сброса третьего и первого счетчиков и с выходом первого триггера, а выход подключен к одному из входов дешифратора, другие входы которого соединены с входами элементов И второй группы и одними из выходов первого счетчика, один из выходов дешифратора подключен к счетному входу второго счетчика, другой выход которого соединен со счетным входом третьего счетчика, один из выходов которого подключен к входу второго триггера, другие выходы дешифратора и третьего счетчика соединены соответственно с другими входами блока управления, другие управляющие выходы которого подключены соответственно к управляющим входам третьего триггера и программируемого делителя частоты следования импульсов, другие входы первого и второго сумматоров по модулю два соединены соответственно с выходами .элементов И, первой группы и с выходами элементов .И второй группы.

Источники информации, .принятые во вйимание при экспертизе

1. Авторское свидетельство СССР и 622174, кл. 6 11 C 29/00, 1976.

2. Патент СВА И 3805243, кл. 340-146. 1,-опублик. 1976 (про= тотип).

991Я6

К9. М 40

Фиг. Я

Составитель Т. Зайцева

Редактор Л. Филиппова Техред О. Неце .

КорректорB. Прохненко

Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Иосква, Ж-35, Раувская наб., д. 4/5

Заказ 151/72

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4