Преобразователь двоичного кода в двоично-десятичный

Преобразователь двоичного кода в двоично-десятичный

Иллюстрации

Показать все

Реферат

 

ОП И :АНИЕ

ИЗОБРЕТЕНИЯ

<и>99 3244

Союз Саветских

Сецналнстическнх

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт. сеид-ву(22) Заявлено 030881 (21) 3323897/18-24 (щм. Ка.з

506 F 5/02 сприсоединениемзаявки Йо(23) ПриоритетГосударстаенкый аомктет

СССР ко мелам кзобретенк4 к открытк4

Опубликовано 30.01.83 Бюллетень HP 4

Дата опубликования описания 300183 (ЩУК-681.325 (088.8) (72) Автор изобретения

A Я. Кулешов

t.:".

Институт .технической кибернетики AH Белорусской ССР (71 ) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ

Изобретение относится к автоматй. ке и вычислительной технике и может быть использовано при построении преобразователей в системах управления и в устройствах считывания гра: фической информации.

Известен преобразователь двоичного кода э двоично-десятичный, содержащий группу элементов И, входы которых соединены с информационнивн входами преобразователя, блок опроса, десятичный счетчик, состоящий иэ— декад и последовательно соединенных с ними элементов задержки, регистр двоичного кода, шифратор, группу элементов ИЛИ, делителЬ, триггер и элемент И 11 3.

Недостаток преобразователя состоит в низком быстродействии, связан=. ном с последовательной обработкойдвоичных разрядов и:отсутствием учета нулевых значений двоичных разрядов.

Наиболее близким к предлагаемому по технической сущности является — ; преобраэователь, содержащий группу элементов И, первые входы которых соединены с информационными входами преобразователя, .блок опроса, первыйвход которого соединен с входом пуска преобразователя, десятичный счетчик, включающий К декад и группу иэ (K-1)-го элемента задержки, причем выходы переполнения декад кроме

К-й соединены с входом соответствующего элемента задержки регистр двоичного кода, шифратор, первую группу элементов ИЛИ, информационные входы которых соединены с выходами шифратора, выход i-го элемента за держки соединен с дополнительно входом (it1)-го элемента ИЛИ первой группы, формирователь последовательности импульсов (2g.

Недостаток преобразователя состоит в относительно низком быстродействии,связанном с использованием десятй импульсов для каждого. цикла шифрования группы одновременно опрашиваемых разрядов двоичного кода.

Цель изобретения — поэьхаение быстродействия преобразователя. поставленная цель достигается тем, что в преобразователь двоичного ко25 да в дэоично-десятичннй, содержащий первую группу элементов И, распределитель импульсов, десятичный счетчик, включающий К декад и первую группу иэ (К-1)- го элейента задержки, З0 где К - число десятичных разрядов

993244 преобразуемого кода, регистр двоичного кода, шифратор, первую группу элементов ИЛИ, формирователь последовательности импульсов, тактовый вход которого соединен с тактовым вйходом распределителя импульсов, выход сброса которого соединен с тактовым входом регистра двоичного кода и с входом сброса формирователя последовательности импульсов, тактовый выход которого соединен с тактовым входом шифратора информационный вход которого соединен с выходом регистра двоичного кода и с первым информационным входом распре- делителя импульсов, второй информационный вход которого соединен с вхо. дом нуля преобразователя, информационные входы которого соединены .с первыми входами элементов И первой группы, первая группа выходов кбторой соединена с информационными входами первой декады десятичного счетчика, а вторая группа выходов соединена с информационными входами регистра двоичного кода, вход опроса шифратора соединен с выходом опроса распределителя импульсов, первый вход которого соединен с вторыми вхо-. дами всех элементов И первой группы и с входом пуска преобразователя, выходы которого являются выходами десятичного счетчика, выходы переполнения 1-декады которого (ta1-К-1)-й через соответствующие элементы задержки первой группы соединены с первыми входами (1+1) элементов

ИЛИ первой группы, остальные входы которых соединены с первой группой выходов шифратора, вход пе(9еключения распределителя импульсов соединен с выходом переполнения формирователя последовательности импульсов, введены блок управления, вторая группа элементов И, а десятичный счетчик выполнен реверсивным и содержит вторую группу элементов задержки, вход 1-го элемента которой соединен с выходом заема i-й декады десятичного счетчика, а выход i-ro элемента задержки второй группы соединен с первым входом (1 1)-rо элемента ИЛИ второй группы, остальные входы элементов ИЛИ второй группы соедннены соответственно с второй группой выходов шифратора, третья группа выходов которого соединена с информационным входом блока управления, тактовый вход которого соединен с тактовым выходом блока опроса, выход сброса которого соединен с входом сброса блока управления, вход пуска которого соединен с входом пуска преобразователя, первый установочный и разрешанкций выходы блока управления соединены соответственно с входами установки в нуль и входами разрешения установки всех декад деся5

t0

5S

65 тичного счетчика, входы сложения и вычитания которого соединены соответственно с выходами первой и второй групп элементов ИЛИ, второй установочный выход блока управления соединен с установочным входом шифра-. тора.

Блок управления содержит элемент

И-НЕ, элемент И, первый и второй элементы ИЛИ, четыре элемента НЕ, элемент дифференцирования, элемент задержки и триггер, S-вход которого через элемент дифференцирования соединен с выходом первого элемента ИЛИ, входы которого являются информационными входами .блока управления, первый и второй установочные выходы которого соединены соответственно с выходами второго элемента ИЛИ и элемента И, выход которого через элемент задержки соединен с R-входом триггера, выход которого соединен с первым входом элемента И, второй вход которого является входом сброса, блок управления, вход пуска которого через первый элемент НЕ соединен с первым входом элемента И-НЕ, второй вход которого через второй элемент НЕ соединен с выходом второго элемента

ИЛИ, первый вход которого через ключ и третий элемент НЕ соединен с входом нуля, второй вход второго элемента ИЛЙ является тактовым входом блока управления, разрешающий выход которого через четвертый элемент НЕ соединен с выходом элемента

И-НЕ.

Формирователь последовательностей импульсов содержит дешифратор, группу элементов ИЛИ и.счетчик, вклю. чающий два элемента И и три триггера, входы сброса которых соединены с входбм сброса формирователя последовательностей импульсов, тактовый вход которого соединен со счетным входом триггера первого разряда счетчика, первым входом первого элемента И и тактовым входом дешифратора, информационные входы которого соединены с выходами счетчика, прямой и инверсный выходы триггера второго разряда которого соединены соответственно со счетным входом триггера третьего разряда счетчика и вторым входом первого элемента И, третий вход которого соединен с прямым выходом триггера третьего разряда счетчика, являющегося выходом переполнения формирователя последовательности импульсов, информационные выходы которого соединены с выходами элементов ИЛИ группы, выход первого элемента И соединен с управляющим входом триггера третьего разряда счетчика, инверсный выход которого соединен с первым входом второго элемента И, второй вход которого соединен с прямым выходом

993244 триггера первого разряда счетчика-,--а выход второго элемента. И соединен со счетным входом триггера второго-разряда счетчика, j-й (j 1-5) выходдешифратора соединен с входами c-j-ro по пятый элементов ИЛИ груйпы.

На фиг. 1 представлена блок-схема предлагаемого преобразователя;- на фиг. 2 и 3 — функциональная схема шифратора; на фиг. 4 - функциональная схема формирователя последова-- 10 тельности импульсов

Преобразователь дэоичного кода в двоично-десятичный содержит группу 1 элементов И, входы которых подключены к информационным входам 2. (5 преобразователя, распределитель 3 импульсов, подключенный к входу 4 пуска преобразователя, шифратор 5, десятичный счетчик б, включающий счетные декады 7» -7, первую и вторую. 20 группы элементов (8» -8 „) и (9

9к ») задержки, регистр 10, двоичного кода, формирователь 11 последовательности импульсов, первую группу 12 элементов ИЛИ 13» -13<, вторую группу 14 элементов ИЛИ 15» -15 и-блок 16 управления, содержащий ключ

17 управления, элементы HJIH 18, элемент HE 19, элемент И-НЕ 20, элементы НЕ 21-23, элемент ИЛИ 24, элемент 25 дифференцирования, триггер 26, элемент И 27 и элемент 28 задержки. Шифратор 5 для случая одновременного опроса четырех разрядов регистра 10 двоичного кода (фиг. 2 и 3), содержит элементы

И 29-44, 9ервые входы которых подключены к информационному входу М шифратора 5, а вторые: — к входу опроса и шифратора 5, выходы элементов

И 29-44 соединены с соответствующими входами элементов ИЛИ 45-48,- выходы которых соединены соответствующим образом с входами элементов И 49-63; а выходы элементов И 49-63 соединены с входами элементов. И 50-63 через. 45 элементы НЕ 64-68. Выходы элементов

И 49-63 подключены к выходуT шифратора 5. Входы элементов ИЛИ 69»-69»4 соответствующим образом подключенй к выходам элементов И 49-63. Выходы 5О элементов ИЛИ 69» -69<+4 соответ= ствующим образом соединены с первыми входами элементов Й 70» -70 »4; уЛ 4 вторые входы которых подключены ктактовому входу А шифратора 5, а третьи — к входу й. опроса шифрато-. ра 5. Выходы элементов И 70 - И 7Я -. соединены с выходами шифратора 5.--подключенными к входам первой группы 12 элементов ИЛИ 13» -13к . Выходы элементов ИЛИ 71» -71 ° соответствующим образом соединены с первыми входами элементов И 72 -72, вторые входы которых подключены к тактовому входу л шифратора 5, а третьи — к входу и опроса шифратора 5. ВыходЫ элементов Й 72 -72 +g соединены с

1 выходами шифратора 5, подключенными к входам второй группы 14 элементов

ИЛИ 15 -15„ . Входы и, 9 и;вйход шифратора 5 соединены с входами блока 73 формирования установочного импульса (фиг. 3). — Выходы узла 73 формирования установочного импульса соединены с выходами шифратора 5, подключенными к соответствующим входам первой группы 12 элементов

ИЛИ 13 -13к.

Блок 73 формирования установочного импульса содержит элементы ИЛИ

74» -(74»Зсмк, элементы И 75л -<75+k) элементы 1У1И 76» -76к, И 77» -77к . Вы ходы элементов И 77л -77к йодключены к соответствующим входам группы 12 элементов ИЛИ 13 -13„.

Формирователь 11 последовательности импульсов (фиг. 4) содержит счетчик 78, коэффициент пересчета которого равен шести, выполненный на триггерах 79-81 и двух элементах

И 82 и 83, дешифратор 84, выполненный на элементах И 85-89 группы, группу элементов ИЛИ 90-94. Вход сброса счетчика 78 подключен к входу ф сброса формирователя 11.

Преобразователь двоичного кода a . двоично-десятичный работает следую-, щим образом.

Перед началом работы производится начальная установка всех- триггеров преобразователя в нулевое состояние (цепи начальной установки на фиг. 1 не показаны). Установка в нулевое состояние десятичного счетчика б производится сигналом "Единица", подаваемым на управляющие.входы у счетных декад 7» -7„, который поступает с выхода Lu блока 16 управления при нажатии ключа 17 управления, иа управляющим входе Ю счетных декад $ --7„ при этом сигнал низкого уровня. !

После начальной установки преобразователя на выходе 0 распределителя импульсов появляется сигнал.

С выхода 0 котОрого первый сигнал опроса поступает на вход И шифратора 5.

При поступлении на вход 4 преобразователя сигнала "Пуск", поступающего на первые входы группы 1 элементов И, на вторые входы которых поступают информационные сигналы разрядов 2»-2" двоичного кода, информа-. ция трех младших разрядов 2 -2 о» поступает на установочные входы ф, и )" счетной декады 7», осталь-. ные разряды 2 - 2 двоичного кода

Ъ И записываются в регистр 10 двоичного кода. Сигнал "Пуск" поступает также на вход р блока 16 управления и на вход элемента НЕ 22, с выхода которого сигнал низкого уровня

993?44 по тупает на второй вход элемента

Н-HE 20, на первый вход которого поступает сигнал высокого уровня с выхода элемента HE 19. На выходе элемента И-НЕ 20 появляется сигнал высокого уровня, поступающий на вход элемента НЕ 23. Сигнал низкого уровня с выхода элемента НЕ 23 поступает на выход блока 16 управления и далее на управляющие входы ю счетных декад 7 -7к . Наличие сигналов низко го уровня на управляющих входах у и ю счетных декад 7„ -7„ десятичного реверсивного счетчика б позволяет произвести установку триггеров н состояния, соответствующие сигналам, поданным на установочные входы с и первой счетной декады 7„ .

Сигналы с прямых и инверсных выходов разрядов 2 -2 регистра 10

И двоичного кода поступают на входы с . распределителя 3 импульсов, в котором производится анализ одновременно опрашиваемых, например, четырех разрядов 2 -2 двоичного кода.

Если указанные опрашиваемые разряды двоичного кода находятся в нулевом состоянии, то на выходе 4 распре- делителя 3 импульсов появляется сигнал опроса следующих, например, четырех разрядов 2 -2 двоичного кода. Если хотя бы один из опрашиваемых разрядов 2 -2 двоичного кода находится н единичном состоянии, то сигнал появляется на выходе распределителя импульсов и поступает на вход блока 11 формирователя последовательности импульсов и на вход н блока 16 управления.

Тактовые импульсы с выхода Z распределителя импульсов поступает на нход Z формирователя 11 последовательности импульсов и далее на счетный вход счетчика 78 (фиг. 4 ) и на первые входы элементов И 85- И 89 группы, с помощью которых выделяются все пять состояний счетчика 78. Тактовые.импульсы с выходов элементов

И 85-89 поступают на входы пяти элементов ИЛИ 90-94. На первый элемент

ИЛИ 90 заводится перное состояние счетчика 78, на второй элемент ИЛИ

91 — первое и второе, на третий элемент ИЛИ 92 - первое, второе и третье и т.д., на пятый элемент ИЛИ

94 — все пять состояний счетчика 78, Тактовые импульсы с выходов элементов ИЛИ 90-94 поступают на выход Ж формирователя 11 последовательности импульсов.

Работа предлагаемого преобразователя основана на параллельном суммировании в счетных декадах 7 -7к десятичного реверсивного счетчика б импульсных последоватепьностей, которые соответствуют сумме весов одновременно опрашиваемых и имеющих

-единичное состояние, например четырех разрядов двоичного кода. Числа

1-5 суммируют обычным путем, а числа 6-9 заменяются соответственно на числа 4-1 в шифраторе 5 и подаются на нычитающий вход К соответствующей декады 7„ -7к десятичного ревер-, сивного счетчика б, при этом на суммирующйй вход К следующей старшей счетной декады 7 -7 подается установочный импульс с выхода блока 73

10 формирования установочного импульса шифратора 5.

Пряьые сигналы разрядов 2 -2 двоичного кода поступают с регистра

10 двоичного кода на вход М шифра15 тора 5. В предЛагаемом преобразователе могут использовать и другие шифраторы, например рассчитанные на одновременное шифрование двух, трех, пяти и более разрядов дноично20 ГО кода

С выхода м. шифратора 5 сигналы поступают на,вторые входы элементов

И 29-44, при этом сигналы с прямых выходов первых опрашива мых, напри25 мер, четырех разрядов 2 -2 двоичного кода поступают на вторые входы элементов И 29, 33, 37 и 41, на первых входах которых уже присутстнует сигнал опроса, поступивший с входа

30 и- шифратора 5 Сигналы с выходов элементон И 29, 33, 37 и 41 поступают на первые входы элементов ИЛИ

45-48, с выхода которых сигналы поступают на входы элементов И 49-63, 5 с помощью которых, а также с помощью элементов HE 64-68, осуществляется шифрование опрашиваемых разрядов двоичного кода.

Сигналы с выходов элементов

И 49-63.поступают на входы элементов

40 ИЛИ 69 -69 +4и на входы элементов

ИЛИ 71р-71 + " Сигналы с выходов элементов !1ЛИ 691 69 4 ИЛИ 711—

71 + поступают соответственно на первые входы элементов И 70 -70А+4 и

45 И 72 -72>+ íà вторые входы которых поступают определенные последовательности импульсов с входа л шифратора 5, а на третьи - сигнал опроса с входа И шифратора 5. Сигналы с ны50 ходов элементов И 70 -70 +4, И 72 -72 +, поступают на выходышифратора 5, с выхода которого сигналы соответственно поступают на входы первой и второй групп 12 и 14

55 ИЛИ. Сигналы с выходов элементов

И 49-63 шифратора 5 поступают также на выход т шифратора 5 и далее на информационный вход С блока 16 управления.

На выходах элементов И 70 -70 шифратора 5 может появиться любая последовательность импульсон от одного до пяти, которая через группу

12 элементов ИЛИ поступает на суммирующий вход К+ счетных декад

65 7„7„

Числовой Импульс эквивалент опроса

Элемент шифратора

128

И 56

2048

1У

32768

384

Н 57

6144

1У

98304

640

И 58

1У

1 163840

И 59

18432

1У

2 294912

И 60

256

На выходах элементов И 72„-72j43 может появиться любая последовательность импульсов от одного до четырех, которая через группу 14 элементов

ИЛИ поступает на вычитающий вход К счетных декад 7 -7 . Перед подачей последовательности импульсов на этот вычитающий вход блок 73 шифратора 5 осуществляет формирование установочного импульса, подаваемого.с выходов шифратора 5 на соответствующие входы группы 12 элементов ИЛИ, с выходов которых сигнал поступает на суммирующий вход К счетных декад 7 -7 .

В таблице 1, поясняющей работушифратора 5, приведены различные комбинации состояний четырех одновременно опрашиваемых разрядов 2 -2 4двоичного кода, при записи которых в десятичный реверсивный счетчик 6 используется вычитающий вход К счетных декад 7л -7 и формирование установочного импульса, а также указаны элементы И 49» И 63 шифратора

5, сигналы с выходов которых необхо димы для формирования установочного импульса.

Сигналы с выходов элементов И 495 63 шифратора 5 (фиг.. 2) поступают на выход м шифратора 5 и далее на информационный вход с блока 16 управления, с выхода которого сигналы поступают на входы элемента ИЛИ 24 (фиг. 1), 10 далее сигнал поступает на элемент 25 дифференцирования, где происходит выделение переднего фронта поступающего сигнала, который устанавливает триггер 26 в единичное состояние.

15 Сигнал высокого уровня с прямого выхода триггера 26 поступает на втоpoN вход элемента И 27 на первый вход которого поступают тактовые . импульсы с входа н блока 16 управ2О ления. Сигнал с выход элемента H.27 ,поступает на выход ф .блока 16 уп- . равления, а также через элемент 28 задержки на нулевой установочный вход триггера 26.

993244

П юйолженге таблицы

111

4096

1У

65536

И 61

111

12288

1У

И. 62

1280

20480

И 55

8192

111

1У

И 63

111

64.

И 54

111

1У

896

И 53

111

14336, 1У

Числовой эквивалент

48

768

1 196608

3 327680

1 --131072

24576

393216

16384

1 262144

2 229376

Импульс опроса

Элемент шифратора 993244

13.

14

Продолженц таблицы

Ю Ю

Элемент шифратора

Числовой эквивалент

Импульс опроса

8 8

8 О в г

1408

22528 И 52

8, 4

3 360448

4 6

4 2

4 8

1664

26624

И 51

4 425984

1792.

28672

9 7

7 6

И 50

4 458752

1У

5 7

30720 О

И 49

4 491520

Сигнал с выхода Ф блока 16 удравления поступает далее на вход Я шифратора 5 и на вход % блока 73 формирования установочного импульса 45 (фиг. 2 и 3).

Сигналы с выходов элементов И-4963 шифратора 5 поступают также на вход Ф блока 73 формирования уста-. новочного импульса (фиг. 3) и далее 5О на входы элементов ИЛИ 74 -(744Ц ., с выходов которых сигналы поступают на второй вход элементов И 754 -(75

tk)„.,, на первый вход которых поступают сигналы импульсов опроса по входу 4. . Сигналы с выходов элемен тов И 75 -(?54k) поступают на вхо-. ды элементов ИЛИ 76 -(76+k)g, с выходов которых сигналы поступают на вторые входы элементОв H 774 -77„, на первые входы которых. поступает импульс по входу р блока 73 шифратора 5. На,выходе .элементов И 77 -77к формируется установочный импульс„ поступающий с выходов шифратора 5 на срответствующие входы группы 12 элементов ИЛИ, с.выходов которых сигнал поступает на суммирующий вход

К+ счетных декад 7 .-7y.. Сигнал с выхода элемента И 27 через элемент.

28 задержки (время задержки элемента

28 выбирается, исходя из времени формирования установочного импульса в блоке 73 шифратора 5)-поступает на нулевой установочный вход триггера 26, переводя его в нулевое состояние. Сигнал низкого уровня с прямого выхода -триггера 26 поступает на первый вход элемента И 27, запре- щая прохождение тактовых импульсов, поступающих с входа н - блока 16 управления на второй вход элемента И 27.

После окончания сигнала "Пуск" на входе р блока 16 управления (фиг. 1) и соответственно на входе элемента НЕ 22 устанавливается сигнал низкого уровня. Сигнал высокого уровня с выхода элемента НЕ 22 поступает на второй вход элемента

И-НЕ 20, на первом входе которого

993244

По:-ПРЕЖНЕМУ ПРИСУтСтВУЕт СИГНаЛ ВЫс<>кого уровня. Сигнал низкого уровня выхода элемента П-HE 20 инвертируется элементом НЕ 23 и на выход 8 блока 16 управления поступает сигнал высокого уровня. Наличие сигнала низкого уровня на выходе ш и высокого уровня на выходе з блока 16 управления, поступающих соответственно на управляющие входы у и а счетных декад 7 -7„ десятичного реверсивного счетчика 6, определяет режим счета.

Режим суммирующего счета последовательности импульсов от одного до пяти обеспечивается наличием суммирующих счетных входов К +, на которые поступают соответствующие последовательности импульсов с выхода группы 12 элементов ИЛИ.

Режим вычитающего счета последовательности импульсов от одного до четырех обеспечивается наличием вычитающих счетных входов К, на которые поступают соответствующие последовательности импульсов с выхода группы 14 элементов ИЛИ.

При переполнении счетных декад

7„ -7„ перенос из предыдущей счетной декады в последующую осуществляетсяс помощью группы элементов 8 -8 »„. задержки, сигналы с выходов которых поступают на дополнительные входы группы 12 элементов ИЛИ.

Импульс заема с выхода К" счетных декад 71-7 передается в старшую счетную декаду с помощью второй группы элементов 9„ -9 задержки, сигналы с выходов которых поступают на дополнительные входы второй группы 14 элементов ИЛИ.

Таким образом, в десятичном реверсивном счетчике 6 после опроса первых, например, четырех разрядов

2 -2 двоичного кода записывается число, соответствующее весу одновременно опрашиваемых разрядов.

Сигнал переполнения счетчика 78 (фиг. 4),поступает на выход В переполнения формирователя 11 и далее на вход д переключения распределителя 3 импульсов, после чего (фиг. 1) на выходе 8 распределителя 3 импульсов формируется сигнал опроса следующих, например, четырех разрядов 2 -2"о разрядов двоичного кода.

Сигнал опроса с выхода 8 распределителя 3 импульсов поступает на вход b. шифратора 5 и далее на первые входы элементов И 30, 34, 38 и 42, на вторые входы которых уже поступили сигналы с прямых выходов регистра 10 двоичного кода через вход м шифратора 5.

В дальнейшем работа преобразователя двоичного. кода в двоично-десятичный происходит аналогично описанному ньиве.!

Процесс преобразования двоичного кода в двоично-десятичный продолжается до тех пор, пока не будут опрошены все разряды двоичного кода, записанного в регистр 10. Как только произойдет преобразование последних,. например, четырех разрядов 2 -2"" двоичного кода в двоично-десятичный, процесс преобразования заканчивается и на выходе у распределения импульсов появляется сигнал сброса.

Сигнал высокого уровня с выхода распределителя 3 импульсов поступает на тактовый вход регистра 10 ,двоичного кода и вход сброса форми(5 рователя 11 последовательности импульсов, производя их установку в нулевое состояние. Сигнал высокого уровня с выхода О распределителя импульсов поступает также на вход о и блока 16 управления, в результате чего на выходе m блока 16 управления появляется сигнал высокого уровня, поступающий на управляющий вход 9 счетных декад 71 -7„ десятичного реверсивного счетчика б. Сигнал высокого уровня с выхода элемента

ИЛИ 18 инвертируется элементом HE 19 (фиг. 1), С выхода элемента HE 19 сигнал низкого уровня поступает на вход элемента И-HE 20, на выходе которого появляется сигнал высокого уровня. Сигнал высокого уровня с выхода элемента И-НЕ 20 поступает на вход элемента HE 23. С выхода элемен. та HE 23 сигнал низкого уровня поЗ5 ступает на выход э блока 16 управления и далее на управляющий вход

1е счетных декад 7„-к наличие сигнала высокого уровня на управляющих входах У и низкого — на управляющих

40 входах о счетных декад 7 -7 десяК тичнотФ реверсивного счетчика б позволяет произвести его установку в нулевое состояние.

Таким образом, преобразователь

45 двоичного кода в двоично-десятичный подготовлен к приему следующего. сигнала "Пуск".

Время преобразования двоичного кода в двоично-десятичный равно

T„=(N+ss) Я„, (4) где и — количество импульсов опросау, S - количество групп одновременно опрашиваемых разрядов двоичного кода, имеющих хотя бы один из разрядов в опрашиваемой группе, установленный в единичное состояние;

f - частота следования тактовых

H импульсов.

Количество импульсов опроса определяется из выражения

14= еиФ.1е () с округлением в большую сторону, 993244

17

18 где n — число разрядов преобразуемого двоичного кодау

Q — количество одновременно опрашиваемых разрядов двоичного кода.

Для практических целей целесообразно воспользоваться упрощенным выражением, получаемым из выражения (1) при условии равенства N=S, определяющем максимальное время преобразования двоичного кода в.двоично-де- 10 сятичный

IlP „,о,„ l Т, „11Ььь 35

Формула изобретения

1. Преобразователь двоичного кода в двоично-десятичный, содержащий 40 первую группу элементов И, распре. —, делитель импульсов, десятичный счетчик, включающий К декад и первую группу из (К-1)-ro элемента задержки, где К вЂ” число десятичных разрядов 45 преобразуемого кода, регистр двоичного кода, шифратор, первую группу элементов ИЛИ, формирователь последовательности импульсов, тактовый вход которого соединен с тактовым выходом распределителя импульсов, выход сброса которого соединен с тактовым входом регистра двоичного кода и с входом сброса формирователя последовательности импульсов, тактовый выход которого соединен с тактовым входом шифратора, информационный вход которого соединен с выходом . регистра двоичного кода и с первым информационным входом распределителя импульсов, второй информационный. вход которого соединен с входом нуля преобразователя, информационные входы которого соединены с первыми входами элементов И первой группы, первая группа выходов которой соеди 65

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что в нем блок управления содержит элемент

И-НЕ, элемент И, первый и второй элементы ИЛИ, четыре элемента НЕ, элемент дифференцирования, элемент задержки и триггер, 5-вход которого через элемент дифференцирования соединен с выходом первого элемента ИЛИ, входы которого являются информационными входами блока управления, первый и второй установочные выходи ко7„=бишь„

Максимальное время преобразования двоичного кода в двоично-десятичный 15 для преобразователя прототипа определяется выражением .б»=4@" И И

Коэффициент быстродействия предлагаемого преобразователя двоичного кода в двоично-десятичный по отношению к преобразователю (2) равен

1,666

Стоимость предлагаемого преобразователя двоичного кода в двоично-десятичный при этом увеличивается незначительно, примерно на 8-12%, относительно стоимости преобразователяпрототипа. нена с информационными входами первой декады десятичного счетчика, а вторая группа выходов соединена с информационными входами регистра двоичного кода, вход опроса шифратора соединен с выходом опроса распределителя импульсов, первый вход которого соединен с вторыми входами всех элементов И первой группы и со входом пуска преобразователя, выходы которого являются выходами десятичного счетчика, выходы переполнения i é декады которого (ir1-К-1)-й через соответствующие элементы задержки пЕрвой группы соединены с первыми входами (i>1) элементов ИЛИ первой группы, остальные входы которых соединены с первой группой выходов шифратора, вход переключения распределителя импульсов соединен с выходом переполнения формирователя последовательности импульсов, о тл и ч а ю шийся тем, что, с целью повышения быстродействия, в. него введены блок управления, вторая группа элементов И, а десятичный счетчик выполнен реверсивным и содержит вторую группу элементов задержки, вход 1-го элемента которой соединен с выходом заема i-й декады десятичного счетчика, а выход 1-го элемента задержки второй группы соединен с первым входом (i%1)-го элемента ИЛИ второй группы, остальные входы элементов

ИЛИ второй группы соединены соответственно с второй группой выходов шифратора, третья группа выходов которого соединена с информационным входом блока управления, тактовый вход которого соединен с тактовым выходом блока опроса, выход сброса которого соединен с входом сброса блока управления, вход пуска которого соединен с входом пуска преобразователя, первый установочный и разреша-. ющий выходы блока управления соединены соответственно с входами установки в нуль и входами разрешения установки всех декад десятичного счетчика, входы сложения и вычитания которого соединены соответственно с выходами первой и второй групп элементов ИЛИ, второй установочный выход блока управления соединен с ус-. тановочным -входом шифратора.

993244

20 торого соединены соответственно с выходами второго элемента ИЛИ и элемента И, выход которого через элемент задержки соединен с R-входом триггера, выход которого соединен с первым входом элемента И, второй вход которого является входом сброса, блок управления, вход пуска которого через первый элемент НЕ соединен с первым входом элемента И-НЕ, второй вход которого через второй элемент НЕ соединен с выходом второго элемента ИЛИ, первый вход которого через ключ и третий элемент НЕ соединен с входом нуля, второй вход второго элемента ИЛИ является тактовым входом блока управления, разрушающий выход которого через четвертый элемент НЕ соединен с выходом элемента И-НЕ.

3. Преобразователь но и. 1 и 2, о тл -и ч а ю шийся тем, что в нем формирователь последовательностей импульсов содержит дешифратор, группу элементов ИЛИ и счетчик, включающий два элемента И, три триггера, входы сброса которых соединены с входом сброса формирователя последовательностей импульсов, тактовый вход которого соединен со счетным входом триггера первого разряда счет чика, первым входом первого элемента И и тактовым входом дешнфратора, информационные входы которого соеди- . иены с выходами счетчика, прямой и инверсный выходы триггера второго разряда которого соединены соответственно со счетным входом триггера третьего разряда счетчика и вторым

5 входом первого элемента и, третий вход которого Соединен с прямым выходом триггера третьего разряда счетчика, являющегося выходом переполнения формирователя последователь10 ности импульсов, информационные выхЬды которого соединены с выходами элементов ИЛИ группы, выход первого элемента И соединен с управляющим входом триггера третьего разряда 5 счетчика, инверсный выход которого, соединен о первым входом второго элемента. И, второй вход которого соединен с прямым выходом триггера первого разряда счетчика, а выход

О второго элемента И соединен с счетным входом триггера второго разряда, счетчика, J-й (J 3-5) выход дешифратора соединен с входами с J-ro no пятый элементов ИЛИ группы.

Источники информации, принятые во внимание при экспертизе . 1. Авторское свидетельство СССР по заявке В 2671465/24, кл. 0 06 F 5/02, 1978.

2. Авторское свидетельство СССР по заявке 9 3210089/24, кл. .G06Т 5/02, 1980 °

993244

Тираж 704 Подписное

ВНИИПИ Государствеиного комитета СССР по делам изобретений и открытий

113035, Москва„ Ж-35, Раушская наб., д. 4/5

Заказ 479/65

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель М. варшавский

Редактор С. !0ско Техред Т,Фанта Корректор,И. Шулла