Устройство для цифрового функционального преобразования

Устройство для цифрового функционального преобразования

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< и9932?1

Союз Советских

Социалистических

Республик . (6! ) Дополнительное к авт. свид-ву (5l)M. Кл.

Q 06 Р-15/353 (22) Заявлено 03,08.81 (21) 3322832/18-24 с присоединением заявки М

Гасударственный камктет ссср (23) Приоритет

Опубликовано 30.01,83. Ьтоллетекь М 4 пе дедам изобретении и аткрмтий . (53) УДК681. .32 (068.8) Дата опубликования описания 30.01.83 и

А. С. Трахтенберг, Э. А. Рубчинский и С. Д. Ко ень, ;-..

»,.

«» - - :, .

Кишиневский ордена "Знак Почета" завод счетны маййн"„ им. 50-летия СССР (72) Авторы изобретения (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ФУНКЦИОНАЛЬНОГО

ПРЕОБРАЗОВАНИЯ

Изобретение относится к автоматике и вычислительной технике и может быть использовано о составе гибридных вычислительных систем, а также для вы-полнения функциональных преобразований

5 в измерительной технйке.

Известно устройство для аппроксимации функций, содержащее реверсивный счетчик, управляемый делитель частоты, блок. вычитания кодов, блок деления и регистры узловых значений ординат и текущего интервала (1 1.

Недостатком устройства является невозможность осуществлвния операции функционального преобразования.

Наиболее близким к предлагаемому является устройство для функционального преобразования цифровых сигналов,, содержащее реверсивный счетчик, выходы которого являются выходами устрой- тв ства, и регистр, соединенный информационными входами и с шиной ввода аргумента, а выходами с входами дешифра-тора, подключенного выходами через блок

2 памяти к первой группе входов блока выl читания кодов, выход обнуления которого соединен с первым входом элемента

И, .подключенного вторым входом к выходу генератора импульсов а выходом к сигнальному входу управляемого делителя частоты, блок вычитания кодов второй группой входов соединен с выходами реверсивного счетчика, выходами кода раэности с управляющими входами управляемого делителя частоты„выходом знака разности с входом управления реверсом реверсивного счетчика, а выходом обнуления с управляющим входом регистра и с входом стробирования управляемого делителя частоты, подключенного выходом к счетному входу реверсивного сче т чика (2g .

Недостатком известного устройства является пониженная точность функционального преобразования, обусловленная равномерным расположением узлов аппроксимации на интервале представления функции.

Цель изобретения — повышение точности функционального преобразования путем произвольного задания интервалов аппроксимации. При этом в зависимости от фивида функции может быть достигнуто

5 сокращение необходимого числа интервалов аппроксимации, что приводит к уменьшению времени воспроизведения функции.

Поставленная цель достигается тем,. что в устройство для цифрового функцио- щ нального преобразования, содержашее регистр аргумента, генератор импульсов, первый элемент И, блок вычитания ординат, управляемый делитель частоты, реверсивный счетчик результатов и блок памяг и узловых значений ординат, причем информационные входы регистра аргумента соединены с входами устройства, первый вход первого элемента И соединен с выходом генератора импульсов, щ а второй вход — с выходом обнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, BbIxoQbI которого соединены с выходами устройства и входами вычитаемого блока вычитания ординат, выход знака разности которого соединен с входом управления реверсом реверсивного счетчика результата, выходы блока памяти узловых значений ординат подключены к входам уменьшаемого блока вычитания ординат, введены блок вычитания абсцисс, 35 блок вычитания аргумен та, реверсивный счетчик адреса, элемент задержки, формирователь импульсов, триггер разрешения приема аргумента, второй элемент И, тригтриггер знака, блок памяти узловых значений абсцисс, буферный регистр и блок деления, причем выходы кода разности блока вычитания ординат соединены с входами делимого блока деления, выходы которого соединены с управляюшими вхо45 дами управляемого делителя частоты, входы кода делителя блока деления подключены к выходам блока вычитания абсцисс, выход обнуления блока вычитания ординат соединен с входами синхрониза50 ции блока деления, буферного регистра, и триггера знака, а также с вторым входом первого элемента И> и через элемент задержки со счетным входом ревер-. сивного счетчика адреса, первым входом второго элемента И и входом установки.

5S в ноль триггера разрешения приема аргумента, вход установки в единицу кото.. рого соединен с выходом формирователя

3 993271 4 импульсов, а инверсный выход соединен с вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходь; которого соединены с входами уменьшаемого блока вычитания аргумента, выход кода знака которого подключен к входу формирователя импульсов и информационному входу триггера знака, выход которого соединен с входом управления реверсом реверсивного счетчика адреса, выходы которого подключены к адресным входам блоков памяти узловых значений ординат и абсцисс, выходы блока памяти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блока вычитаемого аргумента и информационным входам буферного регистра, выходы которого соединены с входами вычитаемого блока вычитания абсцисс.

На фиг. 1 представлена блок-схема устройства для цифрового функционального преобразования; на фиг. 2 — несколько участков функции с произвольным заданием интервалов аппроксимации

Устройство содержит регистр 1 аргумента, шину 2 ввода аргумента. Первый элемент И 3 генератор 4 импульсов, выход 5 обнуления блока 6 вычитания ординат, управляемый делитель 7 частоты, реверсивный счетчик 8 результата, блок 9 памяти узловых значений ординат, выходы 10 знака разности, блока

6, выходы 11 кода разности блока 6, блок 12 деления, блок 13 вычитания абсцисс, буферный регистр 14, элемент

15 задержки, триггер 16 знака, блок

, 17 вычитания аргумента, блок 18 памяти узловых значений абсцисс, реверсивный счетчик 19 адреса, формирователь

20 .импульсов, триггер 21 разрешения приема аргумента, второй элемент И 22.

Устройство работает следующим образом.

В блок 9 памяти узловых значений ординат заносятся ординаты узловых точек функции преобразования f <-1 ° В блок 18 памяти узловых значении абсцисс заносятся абсциссы узловых точек функции преобразования, причем в первую ячейку блоков 9 и 18 памяти заносится нулевой код. По выходному коду реверсивного счетчика 19, разрядность которого определяется количеством узловых точек, хранимых в блоках 9 и 18 памяти, находятся коды ординаты и абсциссы соответствуюшего значения функции преобразования. Блоки 6 и 13 вычита903271 6

1-1

Х; - Х11

55 ния определяют разность между поступившим и предыдущим значениями ординат и абсцисс соответственно.

С помощью блока 12 деления и управляемого делителя 7 частоты ;.втоматически устанавливается коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делителя 7 частоты на каждом интервале аппроксимации пропорционален отношению где у„. и ч„- — предыдущее и поступившее значения ординат;

Х1 < и х„- — предыдущее и поступившее из блока 18 памяти значения абсцисс.

В исходном состоянии реверсивные счетчики 8 и 19, регистр 1 аргумента, буферный регистр 14, триггер 16 знака и триггер 21 установлены в нуль. Таким образом, по нулевому кеду счетчика 19 из первых ячеек блоков 9 и

18 памяти извлекаются нулевые коды и на выходе 5 обнуления блока 6 вычитания ординат формируется передний фронт сигнала сравнения. Сигнал сравнения с выхода 5 обнуления блока 6 поступает на второй вход элемента И 3, закрывая его на время установки коэффициента деления делителя 7 частоты, на управляющий вход буферного регистра 14, разрешая прием кода абсцисс из блока

18 памяти,- .на вход синхронизации блока

12 деления, разрешая вычисление нового коэффициента передачи делителя 7 частоты, на вход синхронизации триггера

16 знака, разрешая передачу знака, управляющего реверсом счетчика 19, и на вход элемента 15 задержки, задерживаю

mего передний фронт сигнала сравнения на время, необходимое для перезаписи кода абсциссы с блока 18 памяти и буферный регистр 14 °

По задержанному переднему фронту сигнала сравнения с выхода элемента

15 задержки открывается элемент И 22 разрешая прием кода первого аргумента х, и переводит счетчик 19 в следующее состояние. B блоке 17 вычитания кодов формируется знак разности кодов аргумента х. и абсциссы хо с выхода блока 18 памяти. По коду счетчика 19 из блоков 9 и 18 памяти извлекаются коды ординаты у и абсциссы х.1 первого участка аппроксимации. При этом блоком

6 вычисляется разность кодов

1О

15 ю

25 зо

35 о

50 между значением блока 9 и счетчиком

8, а блоком 13 - разность кодов х. -х, между значением. блока 18 памяти и буферного регистра 14. Блок деления вычисляет код

31 О

Х1-хо управляющий коэффициентом передачи делителя 7 частоты на первом участке аппроксимации.

После поступления на вторую группу входов блока 6 кода ординат первого участка аппроксимации „на выходе 5 блока вырабатывается задний фронт сигнала сравнения, задержанный на время, необходимое для установки коэффициента передачи в делителе 7 частоты.

По заднему фронту сигнала сравнения открывается элемент И 3 и импульсы с выхода генератора 4 импульсов поступают на счетный вход реверсивного счетчика 8. По задержанному элементом 15 задержки заднему фронту сигнала сравнения триггер 21 переводится в еди-. ничное состояние, закрывая элемент И

22 и запрещая прием очередного аргумента до момента отработки поступившего аргумента х, Таким образом происходит ступенчато-линейная интерполяция функции на первом интервале аппроксимации, причем частота импульсов с выхода генератора 4, поступающая на счетчик 8, определяется коэффициентом деления делителя 7 частоты.

При совпадении кода счетчика 8 и ко-. да „ на выходе 5 обнуления блока 6 формйруется очередной импульсный сигнал, по переднему фронту которого элемент И 3 закрывается, в буферный регистр 14 записывается код х абсциссы из блока 18 памяти. По задержанному элементом 15 задержки переднему фронту сигнала сравнения счетчик 19 переходит в следующее состояние и из бль. ков 9 и 18 памяти извлекаются коды ординаты у и абсциссы х второго участка аппроксимации, Блок 12 деления вычисляет новый код, управляющий коэффициентом передачи делителя 7 частоты, и начинается ступенчато-линейная интерполяция Второго ecTK& аппроксимацииi

При достижении счетчиком 8 кода .

1 .на выходе обнуления блока 6 формируеч ся передний фронт сигнала сравнения, по которому элемент И 3 закрывается и код х с выхода блока 18 памяти

1 переписывается в буферный регистр 14. По задержанному элементом 15 задержрегистр аргумента, генератор импульсов, первый элемент И, блок вычитания ординат, управляемый делитель час готы, реверсивный счетчик результата и блок памяти узловых значений ординат, причем информационные входы регистра аргумента соединены с входами устройства, первый вход первого элемента И соединен с выходом генератора импульсов,. а второй вход — с выходомобнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выходы которого соединены с выходами устройства и входами вычитаемого блока вычитания ординат, выход знака разности которого соединен с входом управления реверсом реверсивного. счетчика результата, выходы блока памяти узловых значений ординат подключены к входам уменьшаемого блока вычитания ординат, о т л и ч а ю щ е е с я тем, что, с целью повышения точности функционального преобразования, в него дополнительно введены блок вычитания абсцисс, блок вычитания аргумента, реверсивный счетчик адреса, элсмент задержки, формирс ватель импульсов, триггер разрешения приема аргументов, второй элемент И, триггер знака, блок памяти узловых значений алсцисс, буферный регистр и блок деления, причем выходы кода разности блока вычитания ординат соединены с в входами делимого блока деления, выходы которого соединены с управляющими входами управляемого делителя частоты, входы кода делителя блока деления подключены к выходам блока вычитания а6сцисс, выход обнуления блока вычитания ординат соединен с входами синхронизации блока деления, буферного регистра и триггера знака, а также с вторым входом первого элемента И и через элемент задержки со счетным входом реверсивного счетчика адреса, первым входом второго элемента И и входом установки в ноль триггера разрешения приема аргумента, вход установки в единицу которого подключен к выходу формирователя импульсов, а инверсный вход соединен с вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходы которого соединены с входами уменьша мого блока вычитания аргумента, выход кода знака которого подключен к входу

l формирователя импульсов и информацион7 9932 ки переднему фронту сигнала сравнения счетчик 19 переводится в следующее состояние и из блоков 9 и 18 памяти извлекаются коды 1„ и х; „ ординаты и абсциссы. Блок 12 деления вычисляет код, управляющий коэффициентом передачи делителя 7 частоть: на данном учасгке аппроксимации. При этом на выходе знака разности блока 17 вычитания аргумента изменяется знак, в результате 30 чего срабатывает формирователь 20 импульсов, и устанавливает триггер 21 в нулевое состояние. Таким образом, по совпадению единичных кодов на входах элемент И 22 открывается и разрешает 15 прием очередного значения аргумента

Х.+ в регистр 1.

По заднему фронту сигнала сравнения открывается элемент И-З, и импульсы с выхода генератора 4 поступают на сче- щ тный вход счетчика 8. Задержанный элементом 15 задержки задний фронт сит нала сравнения переводит триггер 21 в .единичное состояние и закрывает элемент И 22. На выходе блока 17 вычи- 25 тания формируется знак разности х1 -X По достижении счетчиком 8 кода +„на выходе 5.блока 6 появляется очередной импульсный сигнал, по переднему фронту которого в триггер

16 знака записывается знак разности кодов Х +„ — Х.„, подготавливая счетв чик 19 к работе на следующих участках аппроксимации. Таким образом, происходит ступенчато-линейная интерполяция функций в зависимости от кода поступившего аргумента.

На последующих участках аппроксимации устройство работает аналогично. Выходной код счетчика при необходимости . 4О может быть преобразован в аналоговый сигнал, цифро-аналоговым преобразователем. При изменении знака крутизны функции в узловых точках разность кодов

1 1 1 Р 45 крутизны с выхода 10 блока 6 управляет реверсом счетчика 8.

Таким образом, в предлагаемом ус ройстве по сравнению с известным повышается точность функционального преобS0 разования за счет произвольного задания интервалов аппроксимации, а также уменьшается время воспроизведения ряда функций вследствие минимизации необходимого количества участков аппрок55 симации, Формула изобретения

1. Устройство для цифрового функционального преобразования, содержащее

993271

10 ному входу триггера знака, выход которого соединен с входом управления реверсом реверсивного счетчика, адреса, выходы которого подключены к адресным входам блоков памяти узловых значений ординат и абсцисс, выходы блока памяти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блока вычитания аргумента и информационным входам буферного регистра, выходы кoторого соединены с входами вычитаемого блока вычитания абсцисс.

Источники информации, принятые во внимание при экспертизе

5 1. Авторское свидетельство СССР по заявке Ии 2992317/18-24, кл. С, 06 F 15/353, 10.10,80.

2. Авторское свидетельство СССР по заявке М 2855014/18-24, iÎ кл. С, 06 F 15/353. 18.12,79 (прототип).

993271

Х1 хг XL х

Х4+/ Кк Х)+1 Хк+4

Puz.1

Составитель А. Чеканов

Редактор B. Петраш Техред И. Гайду Корректор N, лароши, Заказ 480/66.Ь х

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4