Дробный делитель частоты следования импульсов

Дробный делитель частоты следования импульсов

Иллюстрации

Показать все

Реферат

 

О П И-. С А Н И E

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистичвских

Республик, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 010681 (21) 3295009/18-21 (511М. Кд.з,Н 03 К 23/00 с присоединением заявки М— (23) Приоритет—

Государственный комитет

СССР по делам изобретений и открытий (531 УДК 621. 374, .44(088.8) Опубликовано 300183. Бюллетень М 4

Дата опубликования описания 300183 (71) Заявитель (54) ДРОБНЫИ ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ

Изобретение относится к импульсной технике и может использоваться в частотнопреобразующих узлах аппаратуры времени и образцовых частот, измерительных приборов, средств связи и передачи данных, устройств автоматики, в составе которых имеются вычислительные устройства, например микропроцессоры.

Известен дробный делитель частоты, содержащий делитель частоты с переменньви целочисленние коэффициентом деления, сумматоры, элемент сравнения и блок задержки 1).

Недостатки известного устройства ограниченные функциональные возможности и низкая надежность.

Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов с дробина коэффициентом деления, содержащий делитель частоты с переменным коэффициентом деления, один вход которого соединен с входной шиной, второй вход - с первой шиной управления, третий вход — с первым выходом блока сравнения, входы Которого соединены с выходами двух сумматоров, первые входы кОторых под-ключены к второй и третьей шине управления, второй вход одного сумматора соединей с выходом второго сумматора, а выход делителя частоты с переменным коэффициентом деления через элемент задержки соединен с выходной шиной, блок памяти, первый. и второй входы которого соединены с выходами сумматоров, два вентиля, умножитель и делитель чисел, входы которого соединены с третьей и четвертой шинами управляющих сигналов, а выход соединен с первым входом умножителя чисел, второй вход которого соединен с выходом элемента задержки и первыми входами вентилей, вторые входы которых соединены с выходами блока сравнения, а выходы вентилей подключены к третьему и четвертому входам блока памяти, выход которого соединен с третьим входом умножителя чисел, с выходом которого соединен вход управления управляемого элемента задержки (.2).

Недостатком делителя является ограниченные функциональные возможности, так как он.не рассчитан на работу в составе средств, имеющих собственное вычислительное устройство. Например, при применении в составе цифровой системы фазовой

993480 автоподстройки с цифровым импульсным фазовым детектором код фазовой погрешности дробного делителя мо- . жет быть учтен при формировании выходного кода цифрового импульснофазового детектора. Для этого и подобных применений в дробном делителе важно не скомпенсировать фазовую погрешность, а получить точное значение кода этой погрешности при каждом очередном выходном импульсе.

Кроме того делитель имеет низкую надежность.

Цель изобретения — расширение функциональных воэможностей при одновременном повышении надежности.

Для достижения цели в дробный делитель частоты следования импульсов, содержащий сумматор, разрядные выходы которого соединены с соответствующими входами запоминающего блока, выходы которого соединены с первой группой входов сумматора, де. литель частоты с переменным коэффициентом деления, первый вход которого соединен с входной шиной, разрядные входы — с первой группой шин управления, а выход через элемент задержки — с первым входом вентиля, введены элемент ИЛИ, триггер и мультиплексор, первый и второй управляющие входы которого соединены соот ветственно с единичным и нулевым выходами триггера, первая и вторая информационные группы входов — соответственно с второй и третьей группами шин управления, а выходы — с второй группой входов сумматора, вы. ходы всех разрядов которого, кроме знакового и старшего, подкзпочены к шинам кода коррекции, а выход старшего разряда — к второму входу вентиля, выход которого соединен с первым единичным входом триггера и пер. вым входом элемента ИЛИ, второй вход которого соединен с выходом делителя частоты с переменным коэффициентом деления и нулевым входом триггера, а выход — с входом разрешения записи запоминающего блока, выход старшего разряда которого подключен к третьему входу делителя частоты с переменным коэффициентом деления.

На чертежЕ представлена структурная схема делителя.

Делитель содержит элемент ИЛИ 1, делитель 2 частоты с переменным коэффициентом деления, вентиль 3, элемент 4 задержки, триггер 5, запоминающий блок б, мультиплексор 7, сумматор 8, входную шину 9, первую группу шин 10 управления кода целой части. коэффициента деления, вторую группу шин 11 управления кода числителя дробной части коэффициента деления, третью группу 12 управления кода знаменателя дробной части коэф

- ах 2! вах где у - наибольшее возможное значение знаменателя дробной части К.

Дробный делитель частоты следования импульсов работает следующим образо .

Пусть Х вЂ” логическая переменная на третьем входе делителя 2. Если

Х = О, то делитель 2 срабатывает с коэффициентом К = A, а если Х = 1, то с коэффициентом К вЂ” — A+1. Соответственно очередной выходной импульс устройства сдвигается в сторону опережения или отставания, так как

" эх "+" 4х> где K=A+ - дробный коэффициент деления;

ol p - числитель и знаменатель

tl

его дробной части;

- частота импульсов на входе, устройства.

При срабатываний делителя 2 с коэффициентом деления A выходной импульс смещается в сторону опережения на величину

65 фициента деления, шину 13 кода коррекции, выходную шину 14.

Коэффициент деления делителя 2 может иметь одно из двух значений

К4 — — A или К2= А+1, где A - целая

5 часть дробного коэффициента деления устройства. Значение К устанавливается при логическом нуле, значение

К - при логической единице на треть. ем входе делителя 2. Код числа.A

10 подается на шины 10, На шины 11 подается прямой, а на шины 12 - обратный код соответственно числителя и знаменателя дробного коэффициента

К. Поэтому сумматор 8 рассчитан на работу с обратными кодами чисел (цепь переноса из знакового разряда в младший на чертеже не показана).

Элемент 4 задержки служит для задержки сигнала на время переходных процессов в мультиплексоре 7 и сумматоре 8, Триггер 5 управляет мультиплексором 7, который передает на сумматор 8 код с шин ll при нулевом и с шин 12 при единичном состоянии триггера 5. Если сумматор 8 двоичный, то коды на шинах 11 — 13 тоже двоичные. На шинах 10 код соответствует типу делителя 2, Необходимая, разрядность блоков б — 8 уст1 ройства устанавливается исходя из

ЗО того, что вес старшего разряда сумматора 8 должен удовлетворять неравенству

5 9934

При срабатывании с коэффициентом (A+1) выходной импульс смещается-в сторону отставания на величину

А .К Ь-с ал,= - — - (р ьх эх < вх . Обозначив 1 (pi%g<) tz перейдем. к нЬрмированному времени t = t/Г, l

Тогда получим

Если *t -< 7<2, то в старшем разt. p ю ряде сумматора 8 записывается- единица, тем самым отпирается вентиль

3, пропуская импульс с элемента 4 задержки. Поэтому процесс продолжится следующим образом: через элемент 1 импульс поступает на вход Разрешение записи" блока б,- тем самым код из сумматора 8 с единицей в разряде с весом 2 переписывается в блок 6; триггер 5 переходит в единичное состояние и обеспечивает поступление кода числа (-ф) с -шин

12 через мультиплексор 7 на сумматор 8, в котором образуется суада

10! (f

«, =,+ --p = t,,-(p-0) (s) Отсюда следует, что после рассмотренных процессов код в сумматоре 8 всегда соответствует положительному числу, меньшему 2 . Если в цикле код сумматора 8 соответствует выражению (4), то очередное сраба= тывание делителя 2 происходит с коэффициентом К = A а если выражению (5), то устанавливается коэффициент

К = 1+1, как и требуется согласно вйражениям (1) - (3) .

Цикл завершается выдачей очередного импульса на шину 14 при наличии соответствующего ему нового кода коррекции на шинах 13. Далее процес" сы повторяются. Код коррекции вычисляется точно, без каких-либо округлений. Это позволяет при дальнейшем использовании выходной информации ограничиться таким числом разрядов кода коррекции, которое фактически необходимо.

Надежность устройства по сравнению с прототипом достигается сокращением объема оборудования за счет выполнения двух операций сложения за цикл и сравнения с константой в одном сумматоре, Формула изобретения

Дробчый целитель частоты следования импульсов, содержащий сумматор, разрядные выходы которого соединены с соответствующими входами запоминающего блока, выходы которого соединены с первой группой входов сумматора, делитель частоты с переменным коэффициентом деления, первый вход которого соединен с входной шиной, разрядные входы — с первой группой шин управления, а выход через элемент задержки — с первым входом вентиля,о т л-и ч а ю шийся тем, что, с целью расширения функциональных возможностей при одновременном повьааении надежности, в него введены элемент ИЛИ, триггер

55 после задержки .на время переходных .процессов в триггере 5, мультиплексоре 7, сумматоре 8 импульс с элемента 4 задержки поступает на первый вход вентиля 3.

Дальнейшие процессы зависят от значения суммы Ь ;„. Если at„;„» 2, то в Старшем разряде сумматора 8 записывается нуль, вентиль 3 заперт, в сумматоре остается код числа, определяемого соотношением (4)./

65! а (,>=с ; ()=p M (3) . Величина (."оимеющая размер° ность времени, является квантом погрешности, так как погрешность вре,менного положения любого выходного импульса устройства может выражаться только целым числом. квантов. Последнее объясняется тем, что при любом сочетании числа и срабатываний с коэффициентом А и числа щ срабатыва-! ний с коэффициентом (А+1) погрешность выражается Суммой вида < -ted-vn(P-()-Юат(,)- ат()Учет кода погрешности при дальнейшей обработке информации делает дробный делитель подобньм идеальному делителю с дробным коэффициентом.

Вез учета кода: погрешности неста- 30 бильность периода выходных импульсов получается не большей одного периода частоты f < что соответствует квантам погрешности.

Устройство работает циклами, Любой цикл заканчивается. появлением -. на шинах 14 .и 13 соответственно выходного импульса и кода погрешности его временного положения, выраженного в числе квантов. Причем любой выход- 40 ной импульс-с шины 14 запускает новый i-й цикл, состоящий в следующему импульс с шины 14, поступая через элемент 1 на вход Разрешение записи блока б, перепнсывает из сумматора 8 в блок 6.предыдущий код. 45 погрешности gt <1 одновременно с этим обнуляется триггер 5 (или подтверждается его нулевое состояние); код числа(через мультиплексор 7 подается на сумматор 8; в сумматоре 50

8 образуется код числа г/ < (4) 993480

Составитель О. Кружилина

Редактор С.Юско Техред .Т.Фанта Корректор A. Ференц

Заказ 507/76 Тираж 934 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, РаУшскаЯ наб,, д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

1 и мультиплексор, первый и второй управляющий входы которого соединены соответственно с единичным и нулевым выходами триггера, первая и вторая информационные группы входов соответственно с второй и третьей группами шин управления, а выходыс второй группой входов сумматора, выходы всех разрядов которого, кроме знакового и старшего, подключены к шинам кода коррекции, а выход старшего разряда - к второму входу вентиля, выход которого соединен с .первым единичным входом триггера и первым входом элемента ИЛИ, второй вход которого соединен с выходом делителя частоты с переменным коэффициентом деления и нулевым входом триггера, а выход - с входом разре-, шения записи запоминающего блока, выход старшего разряда которого подключен к третьему входу делителя частоты с переменным коэффициентом деления.

Источники информации, 10 принятые во внимание при экспертизе

1, Авторское свидетельство СССР

Р 744990, кл. Н 03 К 23/00,11.01.78.

2. Авторское свидетельство СССР

Р 750744, кл. Н 03 К 23/02,18,11.78. !