Оперативное запоминающее устройство типа @ с обнаружением и исправлением ошибок

Оперативное запоминающее устройство типа @ с обнаружением и исправлением ошибок

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е < 999114

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву(22)Заявлено 09.07.81 (21) 3313616/18-24 (5I)N. Кл.

6 11 С 29/90 с присоединением заявки МГасударственный квинтет

СССР (23) Приоритет

Опубликовано 23.02.83 ° Бюллетень М 7. (53уУДК 681 327 (088.8) кв делам нзверетеннй н етхрытий

Дата опубликования описания 23.02. 83

»

В.А.Тафинцев, Н.И.Брянцев, В.A.Tèòoâ и В.В. ондаренко-. "-=1

I.:1 ь" "" -; с» (С72) Авторы изобретен ия (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО ТИПА

2Д С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК

Изобретение относится к запоми нающим устройствам.

Известны оперативные запоминающие устройства типа 2Д с обнаружением и исправлением ошибок (1 J и ) 2).

Одно из известных запоминающих, 5 устройств содержит накопитель, дешифратор адреса, формирователи- тока записи, усилители считывания, регистр числа, группу элементов И и блок контроля f1).

Недостатком этого устройства явля-: ется невозможность исправления ошибки при однократном считывании инфор" мации.

Из известных устройств наиболее близким техническим решением к данному изобретению является оперативное запоминающее устройство с обнаружением и исправлением ошибок, содержащее накопитель, выполненный из числовых линеек на магнитных сердечни" ках, прошитых числовыми обмотками считывания и записи, причем одноимен2 ные разрядные обмотки считывания, про" ходящие соответственно через рабочие и стабилизирующие магнитные . сердечники накопителя, соединены последова," тельно и подкпючены соответственно к первым и вторым выходам накопите"

nR входы которого соединены соответственно с выходами формирователей тока записи и дешифратора адреса, входы которого являются первыми вхо" дами устройства, первую и вторую группы усилителей считывания, входы которых подключены соответственно к первым и вторым выходам накопителя, первую группу элементов И, регистр чис" ла, счетные входы которого подключены к выходам элементов И первой группы, а, выходы - соответственно к входам формирователей тока записи и блока контроля, выход которого соединен с управляющими входами элементов И первой группы и с первым входом элемента И выход которого является контрольным выходом устройствае,21.

3 99911

Недостатком этого у строй ст ва я вляется низкая надежность устройства.

Так, при выходе из строя одного или более трактов считывания и отсутствии ошибок в регистре числа устройство выходит из строя, Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в оперативное запоминающее . устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель, входы котороro соединены с выходами формирователей тока записи и дешифратора адреса, вход которого является первым входом устройства-., первую и вторую группы усилителей считывания, входы которых подключены к выходам накопителя, первую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подключены к входам формирователей тока записи и блока контроля, выход которого соединен с первыми входами элементов И первой группы и с первым входом элемента И, выход которого является контрольным выходом устройства введены регистры контрольной инФ ю формации, группы элементов И с второй по десятую, группы элементов НЕ, группа элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛИ и счетчиков сбоев, элемент НЕ, элемент ИЛИ-НЕ, причем первые входы эле- ментов И второй и третьей групп соединены соответственно с выходами .Усилителей считывания первой и второй групп, вторые входы - с первыми выхо4О дами соответственно первого. и второго регистров контрольной информации, а выходы - с первыми входами элементов ИЛИ первой и второй групп и с входами элементов НЕ первой и второй групп, выходы которых подключены к

45 первым входам элементов И четвертой и пятой групп, вторые входы которых соединены с вторыми выходами соответственно второго и первого регистров контрольной информации, третьи входы объединены и являются вторым входом устройства, а выходы соединены вторыми входами соответственно элементов

ИЛИ второй и первой групп, выходы которых соединены с информационными входами регистра числа, а также с первыми и вторыми входами элементов

И шестой группы и элементов ИЛИ-НЕ группы, третьи входы которых соединены с выходом элемента НЕ, вход которого является третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И первой группы и входами элемента ИЛИ-НЕ, выход которого соединен с вторым входом weмента И, выходы элементов задержки соединены с первыми входами элементов И с седьмой по десятую„ вторые входы которых соединены с выходами регистра числа, выходы элементов И седьмой и восьмой групп соединены с входами элементов ИЛИ четвертой группы, выходы элементов И девятой и десятой групп соединены с входами элементов ИЛИ пятой группы, выходы элементов ИЛИ четвертой и пятой групп соединены с входами счетчиков сбоев первой и второй групп, выходы которых соединены соответственно с входами второго и первого регистрой контрольной информации.

На чертеже изображена структурная схема предложенного, устройства.

Устройство содержит накопитель 1, дешифратор 2 адреса с входом 3, явля ющи мся пер вы м входом уст рой ст в а, формирователи 4 тока записи, первую

5 и вторую 6 группы усилителей считывания, первую 7, вторую 8, третью 9, четвертую 10, пятую 11, шестую 12, седьмую 13, восьмую 14, девятую 15 и десятую 16 группы элементов И,первый 17 и второй 18 регистры контрольной информации, .содержащие сведения о состоянии трактов считывания, первую 19 и вторую 20 группы элементов

НЕ, группу элементов ИЛИ-НЕ 21, первую 22 и вторую 23 группы элементов задержки, регистр 24 числа, блок 25 контроля, первую 26, вторую 27, третью 28, четвертую 29 и пятую 30 группы элементов ИЛИ, первую 31 и вторую

32 группы счетчиков сбоев, элемент

НЕ 33, элемент ИЛИ-НЕ 34, элемент

И 35. На чертеже обозначены контрольный выход 36 устройства, второй 37 и третий 38 входы устройства.

Устройство работает следующим образом.

Неисправность, возникающая в одном или нескольких разрядах усили5 9991 телей 5 и 6, т.е. в трактах считыва" ния, обнаруживается при считывании информации, причем факт ее возникновения регистрируется блоком 25 контроля, а место - элементами И 12 и элементами ИЛИ-НЕ 21. При наличии управляющего сигнвла на выходе блока 25 контроля производится исправление всех ошибок путем инвертирования тех . разрядов регистра 24 числа, в которых 1О зафиксирована ошибка. Адрес, по которому необходимо произвести считывание информации, поступает на вход 3 дешифратора 2 адреса,в результате чего выбирается числовая линейка, соответствующая ячейке памяти накопителя 1, из которой необходимо считать информацию. Усилители 5 и 6 усиливают . сигналы, соответствующие кодам "0" и

"1" и выдают их на входы элементов

И" 8 и 9 . Если за предыдущее время функционирования устройства сбоев и отказов в трактах считывания нет, то регистры 17 и 18, счетчики 31 и 32 сбоев находятся в исходном состоянии, т.е, "обнулены". Потенциалы с

"нулевых" выходов триггеров регистров 17 и 18 разрешают выдачу информации через элементы И 8 и 9 на вхоСчитанная информация

Элемент

Элемент И 12

ИЛИ-НЕ 21

Входы

Выход

Выхо

Входы

2 3 1 2

I

При возникноввнии ошибки на выходе блока 25 контроля появится сигнал сбоя, который поступит на входы элементов И 7, что позволит выдать сигнал на исправление ошибки с выхо" дов этих элементов на счетные входы регистра 24 числа. Ошибка (сбой или отказ) какого-либо тракта считывания характеризуется совпадением либо наличия сигналов на всех входах соответствующего элемента.И 12, либо отсутствия сигналов на всех входах соответствующего элемента ИЛИ-HE -21, Возможные ошибочные комбинации сигналов на входах и выходах этих элементов представлены в табл. 2.

На выходах этих элементов нет сигналов, а следовательно, и на выходах элементов ИЛИ 28 они также отсутствуют, на выходах элементов И 7 нет сигналов исправления ошибок, а на контрольном выходе 36 элемента И 35 нет сигнала "Прерывание". Кроме того, отсутствуют сигналы на выходах элементов 22 и 23 задержки, на выхо" дах элементов И 13, на выходах элементов ИЛИ 29 и 30, а следовательно, состояние счетчиков 31 и 32; сбоев не изменяется, Рассмотрим процесс исправления ошибок при считывании информации..

14 6 ды элементов ИЛИ 26 и 27. Одновременно информация инвертируется элементами НЕ 19 и 20 и. поступает на один из входов элементов И 10 и 11, на другие входы которых поданы потенциалы "единичных" выходов триrгеров соответственно регистров 17 и 18, которые. запрещают прохождение информации по первому стробирующему импульсу, подаваемому на второй вход 37 устройства, на входы элементов ИЛИ 27 и 26 соответственно, информация с выходов которых поступает соответственно на "нулевые" и "единичные" входы регистра 24 числа. Блок 25 контроля регистрирует отсутствие или наличие ошибки в регистре 24 числа и в случае ошибки выдает сигнал на входы элементов И 7 и на вход элемента И 35. Кроме того, считанная информация анализируется элементами И 12 и- элементами

ИЛИ-HE 21 по синхронизирующему их срабатыванию, второму стробирующему сигналу, поступающему на третий вход

38 устройства. В случае отсутствия неисправности в трактах считывания на входах и выходах элементов И 12 и

ИЛИ-НЕ 21 соответственно будут комбинации сигналов, представлены в табл.1.

Таблица

9991!4

Т а б л и ц а 2

Элементы И 12

Элементы ИЛИ-НЕ 2 1

Выход

Входы Выход

Входы

Тракты считывания

Элемент

И 16

Элемент

И 15

Элемент

И !4

Состояние Тг регистра числа после исправления ошибки

Элемент

И !3

Верно С ой

Вхо- Выходы ды

Вхо- Выхо ды ды

ВыхоВхо- Выходы ды

Вхо ды

PC СС

1 2

1 2

1 2

100010000111

0 0 1

0 0 0

1 ГФ 1

1 0

1. 0

0 1

1 0

О, 1

1 1 1

00 0 11 1 .10 0 01 0

0 1 0

П р и м е ч а н и е: - сбои в трактах считывания..:

Сигналы с выходов элементов ИЛИНЕ 21 и И 12 поступают на входы элементов 22 и 23 задержки соответственно, а также соответственно на входы элементов ИЛИ 28, с выходов которых подаются на информационные входы соответствующих элементов И 7 и проходят на счетные входы триггеров регистра 24 числа, инвертируя их содержимое, т.е. исправляя ошибку. На выходе элемента ИЛИ-НЕ 34 сигнала нет а значит на контрольном выходе 36 устройства сигнала "Прерывание" также не будет, Сигнал об ошибке задерживается в соответствующих элементах

22 и 23 на время, равное времени исправления ошибки в регистре 24 чисИз табл. 3 видно, что при сбое тракта считывания, включающего в себя разрядную шину считывания, прошивающую рабочие сердечники (РС), появляется сигнал на выходе одного из эле" ментов И 15 или 16, При сбое тракта считывания, включающего в себя разl ла, т,е. на время реакции блока 25 контроля и время прохождения сигнала через элемент ИЛИ 28, элемент

И 7 и три,ггер регистра 24 числа, и поступает на соответствующие входы элементов И 13, 16 и 14, 15. Для того, чтобы локализовать и удалить из процесса Функционирования неисправный тракт считывания, необходимо установить какой из двух трактов считывания данного разряда оказывается причиной ошибки. Определение неисправного тракта считывания производится элементами И 13, 14, 15 и 16 с

Возможные комбинации сигналов на входах и выходах этих элементов представлены в табл. 3. ю

Таблица 3

00 0 01 0 10 0!

О 0 1< 00 0 рядную шину считывания, прошивающую стабилизирующие сердечники (СС ), появляется сигнал на выходе одного из элементов И 13 или 14. Эти сигналы проходят через элементы ИЛИ 30 ипи

29 на входы соответствующих счетчиков 32 и 31. Если тот или иной тракт t

9991 считывания выходит из строя, т.е. систематически дает сбои, то его счетчик сбоев вскоре переполнится и соответствующий триггер регистра 17 или 18 установится в "единичное"

S состояние.

Допустим, что неисправность возникает в одном из трактов считывания, включающего в себя разрядную шину считывания, прош ивакщую рабочие сердеч- 1Î ники (в дальнейшем - тракт PC), т.е. пусть установлен в "единичное" состояние один из триггеров регистра 17.

При этом, разрешающий потенциал снят с управляющего входа элемента И 8 и и подан на второй вход элемента И 11.

При очередном считывании информации из накопителя 1 неисправный тракт считывания исключается из процесса

29 функционирования, так как сбойный сигнал не пройдет через элемент И 8, на выходе которого постоянно будет

"0". Этот "О" инвертируется элементом

НЕ 19, на выходе которого формируется сигнал "1", который поступает на вход элемента И 10, на второй вход которого подается запрещающий сигнал с второго ("единичного") выхода соответствующего триггера второго-регист36 ра 18, так как тракт считывания, включающий в себя разрядную шину считывания, прошивающую стабилизирующие сер" дечники (в дальнейшем - тракт СС) данного разряда, исправен и соответ, ствуюций ему триггер регистра 18 находится в "нулевом" состоянии. Следовательно, при подаче первого строЙирующего си.гнала на вход элемента

И 10. на его выходе сигнал отсутствует, В то же время считанная информация в тракте СС проходит через элемент

И 9 и поступает на вход элемента

ИЛИ 27 и на вход элемента HE 20, инвертируется на нем и поступает на вход элемента И 11, на втором входе которого присутствует разрешающий сигнал с второго ("единичного") выхода триггера первого регистра 17. Первый стробирующий сигнал, поступающий на второй вход 37 устройства, необходим для того, чтобы синхронизировать прохождение считанной информации через элементы И 10 и 11. При подаче первого стробирующего сигнала на вхрд эле мента И 11 считанная информация прой- >>

-дет на его .выход и поступит на вход элемента ИЛИ 26, на другом входе ко- торого постоянно держится сигнал "0"

14 l0

Если по данному разрядучитается "1", то в тракте считывания СС сигнала

"1" нет, следовательно нет сигнала

"1" и на первом входе элемента ИЛИ 27 а значит и нет сигнала 11" на его выходе, т.е. нет сигнала на "нулевом" кодовом входе соответствующего три ггера регистра 24 числа. Поскольку тракт считывания РС забпокировай, то полезным является только сигнал в тракте считывания CC. В рассматриваемом случае сигнал " 0" с вых ода тракта считывания СС поступает на элемент

НЕ 20, инвертируется в "1" и по пер" вому стробирфацему сигналу проходит через элемент И 11 на вход элемента.

ИЛИ 26, а с его выхода - на "единичный" кодовый вход триггера регистра

24 числа, т.е, будет прочитана "1".

Таким образом, устройство остается работоспособным при отказе любого одного из двух трактов считывания во всех разрядах накопителя 1.

В том случае, если оба тракта считывания данного разряда дали сбои с полной инверсией информации, элементы ИЛИ-НЕ 21 и 12 соответственно не зафиксируют ошибки. Блок 25 контроля выдаст сигнал ошибки на вход элемента И 35, на другом входе которого . будет разрешающий сигнал с выхода элемента ИЛИ-НЕ 34, на входе которого нет сигнала с выхода элемента ИЛИ 28.

Следовательно, на контрольном выходе 36 устройства появится сигнал "Пре рывание".

Предлагаемое устройство работает безошибочно до тех пор, пока исправны хотя бы по.одному тракту считывания. в каждом разряде, причем время реконфигурации, т.е, локализации и блокировки. неисправности устройства, практически не влияет на время цикла обращения к оперативному запоминающему устройству ..

TexHkKo-çêîHoìè÷åñêîe преимущество предложенного устройства заключается в том, что оно позволяет ïîвысить надежность по сравнению с известным за счет расширения функциональных возможностей блока исправления ошибок. формула изобретения

Оперативное запоминающее устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель, 12

9991 входы которого соединены с выходами формирователей тока записи и дешифратора адреса, вход которого является первым входом устройства, первую и вторую группы усилителей считывания, входы которых подключены к выходам накопителя, первую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подключены к входам фор- 10 мирователей тока записи и блока контроля, выход которого соединен с первыми входами элементов И первой группы и с первым входом элемента И, выход которого является контрольным вы- 15 ходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности устройства, в него аведены регистры контрольной информации, группы элементов И с второй 20 по десятую, группы элементов НЕ, группа элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛИ и счетчиков сбоев, элемент НЕ, элемент ИЛИНЕ, причем первые входы элементов И zs второй и третьей групп соединены соответственно с выходами усилителей считывания первой и второй групп, вторые входы — с первыми выходами соответственно первого и второго ре- ЗО гистров контрольной инфогмации, а выходы - с первыми входами элементов

ИЛИ первой и второй групп и с входами элементов HE первой,и вторрй групп, выходы которых подключены к первым входам элементов И четвертой и пятой групп, вторые входы которых соединены с вторыми выходами соответственно второго и первого регистров контрольной информации, третьи входы обьеди-. дв нены и являются вторым входом устройства, а выходы соединены вторыми входами соответственно элементов ИЛИ второй и первой групп, выходы которых соединены с информационными входами регистра числа, а также с первыми и вторыми входами .элементов И шестой группы и элементов ИЛИ-НЕ группы, третьи входы которых соединены с выходом элемента НЕ, вход которого является третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И первой группы и входами элементов ИЛИНЕ, выход которого соединен с вторым входом элемента,И, выходы элементов задержки соединены с первыми входами элементов H e седьмой по десятую, вторые входы которых соединены с выходами регистра числа, выходы элементов

И седьмой и восьмой групп соединены с входами элементов ИЛИ четвертой группы, выходы эпементов И девятой и десятой групп соединены с входами элементов ИЛИ пятой группы, выходы элементов ИЛИ четвертой и пятой групп соединены с входами счетчиков сбоев первой q второй групп, выходы которых соединены соответветственно с входами второго и первого регистров контрольной информации.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 623238, кл. G 11 С 29/00,,1976, 2. Авторское свидетельство СССР по заявке Р 2904419/18-24, кл, G 11 С 29/00, 1980 (прототип).

999114

Составитель В. Рудаков

Редактор А.Козориз Техред К.йыцьо Корректор И.Шулла

Заказ 1166/75 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4